InFO_oS（Integrated Fan-Out on Substrate）

3 秒看懂

一句话定义： 台积电开发的扇出型基板级封装技术，用有机重布线层（RDL）替代传统硅中介层，实现多芯片高密度互连，定位介于标准 InFO 与 CoWoS 之间的性能-成本平衡点。

核心价值： 在不使用昂贵硅中介层的前提下，提供接近 CoWoS 水平的互连密度，适用于 HPC/AI 加速器的”性价比”封装方案。

3 分钟产业解释

为什么需要 InFO_oS？

AI 时代芯片的两大矛盾：

计算需求指数增长 → 需要更大芯片面积、更多 HBM 堆栈
单芯片面积受光罩限制 → 必须走向多芯片封装（chiplet）

传统封装方案的困境：

方案	优势	局限
标准 InFO	成本低、成熟	互连密度不足，难以支持 HPC
CoWoS-S（硅中介层）	最高互连密度	成本高、产能受限、中介层面积有上限
InFO_oS	成本适中、产能弹性更大	互连密度介于两者之间

InFO_oS 的产业定位： 填补”标准 InFO 太弱、CoWoS 太贵”的中间地带，为中高端 HPC、网络处理器、AI 推理芯片提供可负担的先进封装方案。

产业链角色

设计公司（AMD/NVIDIA/其他 HPC 设计商）
        ↓ 设计 + 先进封装需求
台积电（TSMC）—— InFO_oS 技术持有者 + 主要制造商
        ↑
封装设备商 + 材料供应商（RDL 材料、光刻胶、模塑料等）

15 分钟专家深入

技术架构对比：InFO_oS vs CoWoS-S vs 标准 InFO

                    标准 InFO              InFO_oS                CoWoS-S
                    ┌─────────┐           ┌─────────┐           ┌─────────┐
                    │ 芯片    │           │ 芯片    │           │ 芯片    │
                    └────┬────┘           └────┬────┘           └────┬────┘
                         │                     │                     │
                    ┌────┴────┐           ┌────┴────┐           ┌────┴────┐
                    │ RDL 层  │           │ RDL 层  │           │ 硅中介层│
                    │(单层/少层)│           │(多层)   │           │(高密度) │
                    └────┬────┘           └────┬────┘           └────┬────┘
                         │                     │                     │
                    ┌────┴────┐           ┌────┴────┐           ┌────┴────┐
                    │ 有机基板│           │ 有机基板│           │ 有机基板│
                    └─────────┘           └─────────┘           └─────────┘
                    
     互连密度:         低                    中高                   最高
     成本:            低                    中                     高
     典型应用:         移动 SoC             HPC/网络/AI推理         旗舰 AI 训练 GPU

关键技术要素

1. RDL（Redistribution Layer，重布线层）

核心作用： 在芯片与基板之间提供电气互连路径
InFO_oS 特点： 采用多层 RDL 结构，线宽线距比标准 InFO 更精细（具体数值未充分披露，行业估算在 2-5μm 级别，但未经官方确认）
材料： 通常为铜互连 + 低介电常数介质层

2. 无硅中介层（No Silicon Interposer）

对比 CoWoS-S： CoWoS 使用硅晶圆制造的中介层，通过 TSV（硅通孔）实现垂直互连，成本高且产能受硅中介层供应限制
InFO_oS 策略： 通过扇出工艺在重构晶圆上构建高密度 RDL，然后再通过凸块连接到有机基板，绕开硅中介层的产能瓶颈
权衡： 互连密度理论上低于硅中介层，但通过优化 RDL 设计可满足多数 HPC 需求

3. 微凸块（Micro-bump）与 C4 凸块

芯片 → RDL 连接： 通常采用微凸块，节距（pitch）远小于传统 BGA
RDL → 基板连接： 可采用 C4 凸块或类似结构
具体节距参数： 未充分披露，需参考台积电官方技术文档

4. 封装面积

InFO_oS 设计用于支持比标准 InFO 更大的封装面积
行业信息表明可支持较大的多芯片配置（具体上限未公开确认）

与其他扇出技术的差异

技术变体	特征	目标市场
InFO（基础）	低成本、单 die 或 PoP	移动设备
InFO_oS	多芯片、高密度 RDL、无硅中介层	HPC、网络、AI 推理
InFO_LSI	引入局部硅互连（Local Silicon Interconnect）	需更高互连密度的场景
InFO_PoP	Package on Package	移动 AP + DRAM

技术原理

InFO_oS 封装结构分解

┌──────────────────────────────────────────────────────────────────────┐
│                         顶层视图（示意）                               │
│                                                                      │
│    ┌─────────┐   ┌─────────┐   ┌─────────┐   ┌─────────┐           │
│    │  Die 1  │   │  Die 2  │   │ HBM 1   │   │ HBM 2   │           │
│    │(逻辑芯片)│   │(逻辑芯片)│   │         │   │         │           │
│    └────┬────┘   └────┬────┘   └────┬────┘   └────┬────┘           │
│         │             │             │             │                  │
│    ═════╪═════════════╪═════════════╪═════════════╪══════════════   │
│         │        RDL（多层重布线层）    │             │               │
│    ═════╪═════════════╪═════════════╪═════════════╪══════════════   │
│         │             │             │             │                  │
│    ┌────┴─────────────┴─────────────┴─────────────┴────┐            │
│    │                    有机基板（Organic Substrate）      │            │
│    └────────────────────────┬─────────────────────────┘            │
│                              │                                       │
│                         ┌────┴────┐                                  │
│                         │ BGA 焊球 │                                  │
│                         │（连接PCB）│                                  │
│                         └─────────┘                                  │
└──────────────────────────────────────────────────────────────────────┘

制造流程概述（定性）

步骤 1: 晶圆制造 → 前道工艺完成
        ↓
步骤 2: 晶圆切割 → 单颗裸片（die）分离
        ↓
步骤 3: 裸片重构（Reconstitution）→ 将多颗 die 放置在临时载板上
        ↓
步骤 4: 模塑封装（Molding）→ 用环氧树脂模塑料固定 die，研磨露出 pad
        ↓
步骤 5: RDL 构建 → 在重构晶圆上沉积/图案化多层金属互连层
        ↓
步骤 6: 去除临时载板 → 暴露 RDL 底部
        ↓
步骤 7: 凸块制备 → 在 RDL 底部形成 C4 或类似凸块
        ↓
步骤 8: 贴装到有机基板 → 将扇出模块组装到基板上
        ↓
步骤 9: 底部填充 + BGA 焊球 → 完成封装

关键技术挑战

1. 翘曲控制（Warpage Control）

多种材料（硅 die、RDL 介质、模塑料）热膨胀系数（CTE）不匹配
大面积封装时翘曲问题更严重
需要精确的材料选择和工艺参数优化

2. RDL 精度与良率

多层 RDL 需要高精度对准（alignment）
细线宽/线距对光刻和蚀刻工艺要求高
良率直接影响成本优势

3. 热管理

HPC 芯片功耗高，封装内热路径设计关键
InFO_oS 需要在无硅中介层的前提下实现有效散热

技术演进史

时间线（大致，基于公开行业信息）
───────────────────────────────────────────────────────────────────────────→

2016      2018      2020      2022      2024
  │         │         │         │         │
  │    InFO 技术成熟     │         │         │
  │    (苹果 A 系列)     │         │         │
  │         │         │         │         │
  │         │    InFO_oS 开始    │         │
  │         │    用于 HPC 场景   │         │
  │         │         │         │         │
  │         │         │    InFO 技术迭代   │
  │         │         │    InFO_LSI 等变体 │
  │         │         │    出现           │
  │         │         │         │         │
  │         │         │         │   先进封装成为
  │         │         │         │   AI 算力关键瓶颈
  │         │         │         │         │
───────────────────────────────────────────────────────────────────────────→

驱动因素：
- 2016-2018: 移动设备小型化需求 → InFO 技术成熟
- 2019-2021: HPC/AI 崛起 → 需要更大封装、更多互连 → InFO_oS 发展
- 2022-2024: AI 训练需求爆发 → CoWoS 产能紧张 → InFO_oS 成为补充选项

技术迭代路径

阶段	技术重点	驱动需求
第一代	基础扇出 + 单层 RDL	移动 SoC 小型化
第二代（InFO_oS）	多层 RDL + 多芯片集成	HPC 多芯片封装需求
未来方向	更高密度 RDL、混合键合整合、更大封装面积	AI 算力持续增长

技术路线对比

先进封装技术量化对比框架

参数维度	标准 InFO	InFO_oS	CoWoS-S	CoWoS-L/R	备注
中介层类型	无	无（有机 RDL）	硅中介层	有机/硅桥	—
RDL 层数	少	多	硅中介层内互连	混合	具体层数未充分披露
线宽/线距	较大	中等	高密度	高密度	具体数值厂商未公开确认
可支持封装面积	小	中到大	中等（受硅中介层限制）	大	CoWoS-R/L 支持更大面积
HBM 支持	不适用	支持（数量未确认）	支持（多堆栈）	支持（更多堆栈）	InFO_oS 具体 HBM 容量未公开
成本	低	中	高	中高	InFO_oS 成本优势源于无硅中介层
产能弹性	高	较高	受限	较高	CoWoS-S 受硅中介层供应限制
典型应用	移动 AP	HPC 网络/AI 推理	AI 训练旗舰 GPU	新一代 AI/HPC	—

数据口径说明： 上述对比为技术架构层面的定性比较。具体规格参数（如精确线宽、互连密度、封装尺寸上限）属于厂商机密或未充分公开，表中标注”未确认”的项目不编造数字。

决策矩阵：何时选择 InFO_oS？

                        需求高
                          ↑
                  互连密度 │    ┌─────────────┐
                          │    │  CoWoS-S    │ ← 旗舰 AI 训练
                          │    │  （最高密度） │
                          │    └─────────────┘
                          │
                          │    ┌─────────────┐
                          │    │  InFO_oS    │ ← HPC/网络/AI 推理
                          │    │ （中高密度） │
                          │    └─────────────┘
                          │
                          │    ┌─────────────┐
                          │    │ 标准 InFO   │ ← 移动设备
                          │    │ （基础密度） │
                          │    └─────────────┘
                          │
                        需求低 ──────────────────────→ 成本高

上下游

产业链全景

┌──────────────────────────────────────────────────────────────────────┐
│                           上 游                                      │
├──────────────────────────────────────────────────────────────────────┤
│  晶圆制造     │  封装设备          │  封装材料              │
│  (芯片供应)   │                    │                        │
│              │  • 光刻设备         │  • RDL 介质材料        │
│  • TSMC      │  • 蚀刻设备         │  • 模塑料（EMC）       │
│  • Samsung   │  • 贴片机           │  • 底部填充材料        │
│  • 其他      │  • 电镀设备         │  • 焊料/凸块材料       │
│              │  • 检测设备         │  • 有机基板            │
├──────────────────────────────────────────────────────────────────────┤
│                           中 游                                      │
├──────────────────────────────────────────────────────────────────────┤
│              │           台积电（TSMC）                           │
│              │           —— InFO_oS 技术持有者 + 制造商           │
│              │                                                    │
│              │  其他封装厂可能提供类似扇出方案（但非 InFO_oS）       │
│              │  • ASE/日月光                                       │
│              │  • Amkor/安靠                                       │
│              │  • 通富微电等                                       │
├──────────────────────────────────────────────────────────────────────┤
│                           下 游                                      │
├──────────────────────────────────────────────────────────────────────┤
│  AI/HPC 芯片设计公司         │  终端应用                    │
│                              │                               │
│  • NVIDIA（GPU）             │  • 数据中心 AI 训练/推理     │
│  • AMD（CPU/GPU）            │  • 高性能网络交换            │
│  • Google（TPU）             │  • 电信基础设施              │
│  • 各类 AI ASIC 设计商       │  • 自动驾驶计算平台          │
└──────────────────────────────────────────────────────────────────────┘

关键供应商（按环节）

环节	代表厂商	备注
封装基板	欣兴电子、揖斐电（Ibiden）、新光电气	高端有机基板供应
RDL 材料	多家日系/美系材料商	具体供应商未充分披露
封装设备	ASML（光刻）、DISCO（切割）、ASM Pacific（贴装）	设备与前道有重叠
模塑料	住友电木、长濑等	环氧模塑料（EMC）

关键指标

InFO_oS 性能评估框架

由于具体规格属于厂商机密，以下为评估框架和行业理解：

指标类别	关键参数	InFO_oS 定性表现	对标参照
互连密度	RDL 线宽/线距、层数	中高（低于硅中介层方案）	CoWoS-S > InFO_oS > 标准 InFO
封装面积	最大可支持尺寸	较大（定性）	具体上限未公开
带宽	芯片间互连带宽	取决于 RDL 设计	需结合具体产品
功耗	互连层寄生参数	优于 CoWoS（无硅中介层 TSV 损耗）	定性判断
良率	大面积封装良率	需要持续优化	行业估算良率是成本关键
成本	单位封装成本	低于 CoWoS-S（定性）	无硅中介层为主要成本优势

行业关注的关键规格问题

InFO_oS 最多能支持多少 HBM 堆栈？
- 未充分公开，需参考具体产品设计
- 行业信息表明可支持一定数量的 HBM（具体取决于封装面积和 RDL 设计）
InFO_oS 的互连密度能否满足下一代 AI 芯片需求？
- 取决于 AI 芯片的具体带宽要求
- 对于推理芯片和中端训练芯片可能足够
- 旗舰训练芯片可能仍需 CoWoS 级别

供需与市场数据

先进封装市场趋势（定性）

市场需求驱动因素：
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

    AI 训练/推理需求爆发
         ↓
    高性能芯片出货量增长
         ↓
    先进封装需求大幅增长
         ↓
    CoWoS 产能持续紧张
         ↓
    InFO_oS 作为替代/补充方案受到关注

━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

供需格局

维度	现状（定性）	趋势
需求侧	AI/HPC 芯片对先进封装需求强劲	随 AI 算力增长持续扩大
供给侧	台积电为主要供应商，产能扩张中	多家厂商布局先进封装产能
产能瓶颈	先进封装整体产能紧张	各厂商积极扩产
InFO_oS 定位	CoWoS 产能紧张时的补充方案	可能获得更多设计采纳

市场数据说明

重要提示： InFO_oS 作为台积电内部技术分类，其具体收入贡献、产能利用率、市场份额等数据未在公开财报中单独披露。以下为行业层面的定性判断：

先进封装整体市场处于高景气度

台积电先进封装业务（含 CoWoS、InFO 系列等）营收占比持续提升

InFO_oS 的具体市场规模需参考第三方行业报告

代表公司与资本映射

核心参与者

角色	公司	与 InFO_oS 关系	资本市场标的
技术持有者/制造商	台积电（TSMC）	InFO_oS 技术开发者和主要制造商	TSM（NYSE）、2330.TW
设计需求方	AMD	可能采用 InFO_oS 进行部分产品封装	AMD（NASDAQ）
设计需求方	其他 HPC 芯片设计商	根据产品需求选择封装方案	各自上市标的
封装基板供应	欣兴电子、揖斐电	供应 InFO_oS 所需有机基板	3037.TW、4062.T
封装设备	ASML、DISCO、ASM Pacific 等	供应制造设备	ASML、6146.T、0522.HK

投资产业链视角

InFO_oS 产业链投资逻辑：

台积电（TSMC）← 核心受益方，技术壁垒最高
    │
    ├── 封装设备商 ← 资本支出受益
    │
    ├── 封装材料商 ← 需求增长
    │
    ├── 封装基板商 ← 高端基板需求提升
    │
    └── 下游设计商 ← 获得更多封装方案选择

投资逻辑

InFO_oS 的投资意义

1. 台积电先进封装护城河的一部分

InFO_oS 是台积电先进封装技术矩阵的重要组成
技术积累和制造经验构成竞争壁垒
与 CoWoS 形成互补，覆盖不同性能-成本区间

2. 解决 AI 算力瓶颈的路径之一

AI 芯片对先进封装的需求持续增长
CoWoS 产能扩张有物理和时间限制
InFO_oS 可能在特定场景分担需求

3. 成本敏感市场的潜在增长点

不是所有应用都需要旗舰级 CoWoS 封装
AI 推理、网络处理器等场景对成本更敏感
InFO_oS 提供性价比更优的方案

投资关注点

关注维度	关键问题
技术演进	InFO_oS 的互连密度能否跟上芯片需求增长？
产能扩张	台积电先进封装产能扩张节奏如何？
设计采纳	哪些芯片产品会采用 InFO_oS？
竞争格局	其他封装厂的类似方案是否有竞争力？
定价能力	InFO_oS 的相对定价和盈利能力如何？

风险因素

技术迭代风险： 若 CoWoS 或其他方案成本大幅下降，InFO_oS 定位可能受挤压
需求波动： AI 投资周期性可能影响先进封装需求
竞争风险： 其他封装厂发展类似扇出技术
信息不对称： InFO_oS 具体技术细节和商业数据不透明

常见误读纠偏

误读 1：InFO_oS 是 CoWoS 的替代品

纠偏： InFO_oS 和 CoWoS 是互补关系，非替代关系。两者针对不同性能-成本区间：

CoWoS（尤其 CoWoS-S）： 最高互连密度，适用于旗舰 AI 训练芯片（如高端 GPU + 多堆 HBM）
InFO_oS： 中高互连密度，适用于对成本更敏感或互连需求相对较低的 HPC/网络/推理场景

两者的选择取决于具体芯片设计的互连需求、功耗预算和成本目标，不是简单的”升级/降级”关系。

误读 2：InFO_oS 没有硅中介层所以性能很差

纠偏： “无硅中介层”不等于”性能差”。需要区分：

硅中介层的价值： 提供极高密度的互连（纳米级线宽），支持 TSV 垂直互连
RDL 的演进： 现代多层 RDL 技术已能提供相当高的互连密度（微米级线宽），对许多 HPC 应用已足够
设计权衡： 无硅中介层带来的成本降低和产能灵活性提升，对某些应用是更优选择

关键问题不是”有没有硅中介层”，而是”互连密度是否满足特定芯片设计需求”。

误读 3：扇出封装技术门槛低，各家厂商方案差异不大

纠偏： 扇出封装技术（Fan-Out）看似概念简单，但实际制造难度很高：

重构晶圆工艺： 多颗裸片的精确放置、间距控制
多层 RDL 对准： 层数越多、线宽越细，对准精度要求越高
翘曲控制： 大面积封装的翘曲管理是核心技术难题
良率管理： 高密度扇出封装的良率直接影响成本

台积电在 InFO 技术上积累了多年量产经验，技术成熟度和良率管理能力构成竞争壁垒。其他厂商的类似方案在成熟度和性能表现上可能存在差异。

误读 4：InFO_oS 的具体规格可以随意引用

纠偏： InFO_oS 的详细技术规格（线宽/线距、层数、最大封装面积、支持 HBM 数量等）属于台积电机密信息，未在公开渠道充分披露。行业报告中的数据多为估算或推断，不能直接引用为确定规格。

引用 InFO_oS 相关数据时，必须区分：

官方确认的信息： 来自台积电财报、官方技术发布
行业估算： 需标注”行业估算”或”第三方报告”
未充分披露： 明确标注，不编造数字

学习路径

入门阶段（建立基础认知）

Week 1-2: 封装技术基础
├── 了解封装在半导体产业链中的位置
├── 学习基本封装类型（BGA、QFP、CSP 等）
├── 理解为什么需要先进封装（摩尔定律放缓、chiplet 趋势）
└── 推荐资源：台积电官网封装技术介绍、各券商半导体封装研究报告

Week 3-4: 扇出封装技术入门
├── 理解 Fan-Out vs Fan-In 的区别
├── 学习 InFO 技术的基本原理
├── 了解 RDL（重布线层）的概念和作用
└── 推荐资源：IEEE/ECTC 会议论文综述、ASE/Amkor 技术白皮书