InFO_oS（Integrated Fan-Out on Substrate）

3 秒看懂

一句話定義： 台積電開發的扇出型基板級封裝技術，用有機重佈線層（RDL）替代傳統矽中介層，實現多晶片高密度互連，定位介於標準 InFO 與 CoWoS 之間的效能-成本平衡點。

核心價值： 在不使用昂貴矽中介層的前提下，提供接近 CoWoS 水平的互連密度，適用於 HPC/AI 加速器的”價效比”封裝方案。

3 分鐘產業解釋

為什麼需要 InFO_oS？

AI 時代晶片的兩大矛盾：

計算需求指數增長 → 需要更大晶片面積、更多 HBM 堆疊
單晶片面積受光罩限制 → 必須走向多晶片封裝（chiplet）

傳統封裝方案的困境：

方案	優勢	侷限
標準 InFO	成本低、成熟	互連密度不足，難以支援 HPC
CoWoS-S（矽中介層）	最高互連密度	成本高、產能受限、中介層面積有上限
InFO_oS	成本適中、產能彈性更大	互連密度介於兩者之間

InFO_oS 的產業定位： 填補”標準 InFO 太弱、CoWoS 太貴”的中間地帶，為中高階 HPC、網路處理器、AI 推論晶片提供可負擔的先進封裝方案。

產業鏈角色

設計公司（AMD/NVIDIA/其他 HPC 設計商）
        ↓ 設計 + 先進封裝需求
台積電（TSMC）—— InFO_oS 技術持有者 + 主要製造商
        ↑
封裝裝置商 + 材料供應商（RDL 材料、光刻膠、模塑膠等）

15 分鐘專家深入

技術架構對比：InFO_oS vs CoWoS-S vs 標準 InFO

                    標準 InFO              InFO_oS                CoWoS-S
                    ┌─────────┐           ┌─────────┐           ┌─────────┐
                    │ 晶片    │           │ 晶片    │           │ 晶片    │
                    └────┬────┘           └────┬────┘           └────┬────┘
                         │                     │                     │
                    ┌────┴────┐           ┌────┴────┐           ┌────┴────┐
                    │ RDL 層  │           │ RDL 層  │           │ 矽中介層│
                    │(單層/少層)│           │(多層)   │           │(高密度) │
                    └────┬────┘           └────┬────┘           └────┬────┘
                         │                     │                     │
                    ┌────┴────┐           ┌────┴────┐           ┌────┴────┐
                    │ 有機基板│           │ 有機基板│           │ 有機基板│
                    └─────────┘           └─────────┘           └─────────┘
                    
     互連密度:         低                    中高                   最高
     成本:            低                    中                     高
     典型應用:         移動 SoC             HPC/網路/AI推論         旗艦 AI 訓練 GPU

關鍵技術要素

1. RDL（Redistribution Layer，重佈線層）

核心作用： 在晶片與基板之間提供電氣互連路徑
InFO_oS 特點： 採用多層 RDL 結構，線寬線距比標準 InFO 更精細（具體數值未充分揭露，行業估算在 2-5μm 級別，但未經官方確認）
材料： 通常為銅互連 + 低介電常數介質層

2. 無矽中介層（No Silicon Interposer）

對比 CoWoS-S： CoWoS 使用矽晶圓製造的中介層，通過 TSV（矽通孔）實現垂直互連，成本高且產能受矽中介層供應限制
InFO_oS 策略： 通過扇出工藝在重構晶圓上建置高密度 RDL，然後再通過凸塊連線到有機基板，繞開矽中介層的產能瓶頸
權衡： 互連密度理論上低於矽中介層，但通過最佳化 RDL 設計可滿足多數 HPC 需求

3. 微凸塊（Micro-bump）與 C4 凸塊

晶片 → RDL 連線： 通常採用微凸塊，節距（pitch）遠小於傳統 BGA
RDL → 基板連線： 可採用 C4 凸塊或類似結構
具體節距引數： 未充分揭露，需參考台積電官方技術文件

4. 封裝面積

InFO_oS 設計用於支援比標準 InFO 更大的封裝面積
行業資訊表明可支援較大的多晶片配置（具體上限未公開確認）

與其他扇出技術的差異

技術變體	特徵	目標市場
InFO（基礎）	低成本、單 die 或 PoP	移動裝置
InFO_oS	多晶片、高密度 RDL、無矽中介層	HPC、網路、AI 推論
InFO_LSI	引入區域性矽互連（Local Silicon Interconnect）	需更高互連密度的場景
InFO_PoP	Package on Package	移動 AP + DRAM

技術原理

InFO_oS 封裝結構分解

┌──────────────────────────────────────────────────────────────────────┐
│                         頂層檢視（示意）                               │
│                                                                      │
│    ┌─────────┐   ┌─────────┐   ┌─────────┐   ┌─────────┐           │
│    │  Die 1  │   │  Die 2  │   │ HBM 1   │   │ HBM 2   │           │
│    │(邏輯晶片)│   │(邏輯晶片)│   │         │   │         │           │
│    └────┬────┘   └────┬────┘   └────┬────┘   └────┬────┘           │
│         │             │             │             │                  │
│    ═════╪═════════════╪═════════════╪═════════════╪══════════════   │
│         │        RDL（多層重佈線層）    │             │               │
│    ═════╪═════════════╪═════════════╪═════════════╪══════════════   │
│         │             │             │             │                  │
│    ┌────┴─────────────┴─────────────┴─────────────┴────┐            │
│    │                    有機基板（Organic Substrate）      │            │
│    └────────────────────────┬─────────────────────────┘            │
│                              │                                       │
│                         ┌────┴────┐                                  │
│                         │ BGA 焊球 │                                  │
│                         │（連線PCB）│                                  │
│                         └─────────┘                                  │
└──────────────────────────────────────────────────────────────────────┘

製造流程概述（定性）

步驟 1: 晶圓製造 → 前道工藝完成
        ↓
步驟 2: 晶圓切割 → 單顆裸片（die）分離
        ↓
步驟 3: 裸片重構（Reconstitution）→ 將多顆 die 放置在臨時載板上
        ↓
步驟 4: 模塑封裝（Molding）→ 用環氧樹脂模塑膠固定 die，研磨露出 pad
        ↓
步驟 5: RDL 建置 → 在重構晶圓上沉積/圖案化多層金屬互連層
        ↓
步驟 6: 去除臨時載板 → 暴露 RDL 底部
        ↓
步驟 7: 凸塊製備 → 在 RDL 底部形成 C4 或類似凸塊
        ↓
步驟 8: 貼裝到有機基板 → 將扇出模組組裝到基板上
        ↓
步驟 9: 底部填充 + BGA 焊球 → 完成封裝

關鍵技術挑戰

1. 翹曲控制（Warpage Control）

多種材料（矽 die、RDL 介質、模塑膠）熱膨脹係數（CTE）不匹配
大面積封裝時翹曲問題更嚴重
需要精確的材料選擇和工藝引數最佳化

2. RDL 精度與良率

多層 RDL 需要高精度對準（alignment）
細線寬/線距對光刻和蝕刻工藝要求高
良率直接影響成本優勢

3. 熱管理

HPC 晶片功耗高，封裝內熱路徑設計關鍵
InFO_oS 需要在無矽中介層的前提下實現有效散熱

技術演進史

時間線（大致，基於公開行業資訊）
───────────────────────────────────────────────────────────────────────────→

2016      2018      2020      2022      2024
  │         │         │         │         │
  │    InFO 技術成熟     │         │         │
  │    (Apple A 系列)     │         │         │
  │         │         │         │         │
  │         │    InFO_oS 開始    │         │
  │         │    用於 HPC 場景   │         │
  │         │         │         │         │
  │         │         │    InFO 技術迭代   │
  │         │         │    InFO_LSI 等變體 │
  │         │         │    出現           │
  │         │         │         │         │
  │         │         │         │   先進封裝成為
  │         │         │         │   AI 算力關鍵瓶頸
  │         │         │         │         │
───────────────────────────────────────────────────────────────────────────→

驅動因素：
- 2016-2018: 移動裝置小型化需求 → InFO 技術成熟
- 2019-2021: HPC/AI 崛起 → 需要更大封裝、更多互連 → InFO_oS 發展
- 2022-2024: AI 訓練需求爆發 → CoWoS 產能緊張 → InFO_oS 成為補充選項

技術迭代路徑

階段	技術重點	驅動需求
第一代	基礎扇出 + 單層 RDL	移動 SoC 小型化
第二代（InFO_oS）	多層 RDL + 多晶片整合	HPC 多晶片封裝需求
未來方向	更高密度 RDL、混合鍵合整合、更大封裝面積	AI 算力持續增長

技術路線對比

先進封裝技術量化對比架構

引數維度	標準 InFO	InFO_oS	CoWoS-S	CoWoS-L/R	備註
中介層型別	無	無（有機 RDL）	矽中介層	有機/矽橋	—
RDL 層數	少	多	矽中介層內互連	混合	具體層數未充分揭露
線寬/線距	較大	中等	高密度	高密度	具體數值廠商未公開確認
可支援封裝面積	小	中到大	中等（受矽中介層限制）	大	CoWoS-R/L 支援更大面積
HBM 支援	不適用	支援（數量未確認）	支援（多堆疊）	支援（更多堆疊）	InFO_oS 具體 HBM 容量未公開
成本	低	中	高	中高	InFO_oS 成本優勢源於無矽中介層
產能彈性	高	較高	受限	較高	CoWoS-S 受矽中介層供應限制
典型應用	移動 AP	HPC 網路/AI 推論	AI 訓練旗艦 GPU	新一代 AI/HPC	—

資料口徑說明： 上述對比為技術架構層面的定性比較。具體規格引數（如精確線寬、互連密度、封裝尺寸上限）屬於廠商機密或未充分公開，表中標註”未確認”的專案不編造數字。

決策矩陣：何時選擇 InFO_oS？

                        需求高
                          ↑
                  互連密度 │    ┌─────────────┐
                          │    │  CoWoS-S    │ ← 旗艦 AI 訓練
                          │    │  （最高密度） │
                          │    └─────────────┘
                          │
                          │    ┌─────────────┐
                          │    │  InFO_oS    │ ← HPC/網路/AI 推論
                          │    │ （中高密度） │
                          │    └─────────────┘
                          │
                          │    ┌─────────────┐
                          │    │ 標準 InFO   │ ← 移動裝置
                          │    │ （基礎密度） │
                          │    └─────────────┘
                          │
                        需求低 ──────────────────────→ 成本高

上下游

產業鏈全景

┌──────────────────────────────────────────────────────────────────────┐
│                           上 遊                                      │
├──────────────────────────────────────────────────────────────────────┤
│  晶圓製造     │  封裝裝置          │  封裝材料              │
│  (晶片供應)   │                    │                        │
│              │  • 光刻裝置         │  • RDL 介質材料        │
│  • TSMC      │  • 蝕刻裝置         │  • 模塑膠（EMC）       │
│  • Samsung   │  • 貼片機           │  • 底部填充材料        │
│  • 其他      │  • 電鍍裝置         │  • 焊料/凸塊材料       │
│              │  • 檢測裝置         │  • 有機基板            │
├──────────────────────────────────────────────────────────────────────┤
│                           中 遊                                      │
├──────────────────────────────────────────────────────────────────────┤
│              │           台積電（TSMC）                           │
│              │           —— InFO_oS 技術持有者 + 製造商           │
│              │                                                    │
│              │  其他封裝廠可能提供類似扇出方案（但非 InFO_oS）       │
│              │  • ASE/日月光                                       │
│              │  • Amkor/安靠                                       │
│              │  • 通富微電等                                       │
├──────────────────────────────────────────────────────────────────────┤
│                           下 遊                                      │
├──────────────────────────────────────────────────────────────────────┤
│  AI/HPC 晶片設計公司         │  終端應用                    │
│                              │                               │
│  • NVIDIA（GPU）             │  • 資料中心 AI 訓練/推論     │
│  • AMD（CPU/GPU）            │  • 高效能網路交換            │
│  • Google（TPU）             │  • 電信基礎設施              │
│  • 各類 AI ASIC 設計商       │  • 自動駕駛計算平台          │
└──────────────────────────────────────────────────────────────────────┘

關鍵供應商（按環節）

環節	代表廠商	備註
封裝基板	欣興電子、揖斐電（Ibiden）、新光電氣	高階有機基板供應
RDL 材料	多家日系/美系材料商	具體供應商未充分揭露
封裝裝置	ASML（光刻）、DISCO（切割）、ASM Pacific（貼裝）	裝置與前道有重疊
模塑膠	住友電木、長瀨等	環氧模塑膠（EMC）

關鍵指標

InFO_oS 效能評估架構

由於具體規格屬於廠商機密，以下為評估架構和行業理解：

指標類別	關鍵引數	InFO_oS 定性表現	對標參照
互連密度	RDL 線寬/線距、層數	中高（低於矽中介層方案）	CoWoS-S > InFO_oS > 標準 InFO
封裝面積	最大可支援尺寸	較大（定性）	具體上限未公開
頻寬	晶片間互連頻寬	取決於 RDL 設計	需結合具體產品
功耗	互連層寄生引數	優於 CoWoS（無矽中介層 TSV 損耗）	定性判斷
良率	大面積封裝良率	需要持續最佳化	行業估算良率是成本關鍵
成本	單位封裝成本	低於 CoWoS-S（定性）	無矽中介層為主要成本優勢

行業關注的關鍵規格問題

InFO_oS 最多能支援多少 HBM 堆疊？
- 未充分公開，需參考具體產品設計
- 行業資訊表明可支援一定數量的 HBM（具體取決於封裝面積和 RDL 設計）
InFO_oS 的互連密度能否滿足下一代 AI 晶片需求？
- 取決於 AI 晶片的具體頻寬要求
- 對於推論晶片和中端訓練晶片可能足夠
- 旗艦訓練晶片可能仍需 CoWoS 級別

供需與市場資料

先進封裝市場趨勢（定性）

市場需求驅動因素：
━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

    AI 訓練/推論需求爆發
         ↓
    高效能晶片出貨量增長
         ↓
    先進封裝需求大幅增長
         ↓
    CoWoS 產能持續緊張
         ↓
    InFO_oS 作為替代/補充方案受到關注

━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━

供需格局

維度	現狀（定性）	趨勢
需求側	AI/HPC 晶片對先進封裝需求強勁	隨 AI 算力增長持續擴大
供給側	台積電為主要供應商，產能擴張中	多家廠商版面配置先進封裝產能
產能瓶頸	先進封裝整體產能緊張	各廠商積極擴產
InFO_oS 定位	CoWoS 產能緊張時的補充方案	可能獲得更多設計採納

市場資料說明

重要提示： InFO_oS 作為台積電內部技術分類，其具體營收貢獻、產能利用率、市場份額等資料未在公開財報中單獨揭露。以下為行業層面的定性判斷：

先進封裝整體市場處於高景氣度

台積電先進封裝業務（含 CoWoS、InFO 系列等）營收佔比持續提升

InFO_oS 的具體市場規模需參考第三方行業報告

代表公司與資本對映

核心參與者

角色	公司	與 InFO_oS 關係	資本市場標的
技術持有者/製造商	台積電（TSMC）	InFO_oS 技術開發者和主要製造商	TSM（NYSE）、2330.TW
設計需求方	AMD	可能採用 InFO_oS 進行部分產品封裝	AMD（NASDAQ）
設計需求方	其他 HPC 晶片設計商	根據產品需求選擇封裝方案	各自上市標的
封裝基板供應	欣興電子、揖斐電	供應 InFO_oS 所需有機基板	3037.TW、4062.T
封裝裝置	ASML、DISCO、ASM Pacific 等	供應制造裝置	ASML、6146.T、0522.HK

投資產業鏈視角

InFO_oS 產業鏈投資邏輯：

台積電（TSMC）← 核心受益方，技術壁壘最高
    │
    ├── 封裝裝置商 ← 資本支出受益
    │
    ├── 封裝材料商 ← 需求增長
    │
    ├── 封裝基板商 ← 高階基板需求提升
    │
    └── 下游設計商 ← 獲得更多封裝方案選擇

投資邏輯

InFO_oS 的投資意義

1. 台積電先進封裝護城河的一部分

InFO_oS 是台積電先進封裝技術矩陣的重要組成
技術積累和製造經驗構成競爭壁壘
與 CoWoS 形成互補，覆蓋不同效能-成本區間

2. 解決 AI 算力瓶頸的路徑之一

AI 晶片對先進封裝的需求持續增長
CoWoS 產能擴張有物理和時間限制
InFO_oS 可能在特定場景分擔需求

3. 成本敏感市場的潛在增長點

不是所有應用都需要旗艦級 CoWoS 封裝
AI 推論、網路處理器等場景對成本更敏感
InFO_oS 提供價效比更優的方案

投資關注點

關注維度	關鍵問題
技術演進	InFO_oS 的互連密度能否跟上晶片需求增長？
產能擴張	台積電先進封裝產能擴張節奏如何？
設計採納	哪些晶片產品會採用 InFO_oS？
競爭格局	其他封裝廠的類似方案是否有競爭力？
定價能力	InFO_oS 的相對定價和盈利能力如何？

風險因素

技術迭代風險： 若 CoWoS 或其他方案成本大幅下降，InFO_oS 定位可能受擠壓
需求波動： AI 投資週期性可能影響先進封裝需求
競爭風險： 其他封裝廠發展類似扇出技術
資訊不對稱： InFO_oS 具體技術細節和商業資料不透明

常見誤讀糾偏

誤讀 1：InFO_oS 是 CoWoS 的替代品

糾偏： InFO_oS 和 CoWoS 是互補關係，非替代關係。兩者針對不同效能-成本區間：

CoWoS（尤其 CoWoS-S）： 最高互連密度，適用於旗艦 AI 訓練晶片（如高階 GPU + 多堆 HBM）
InFO_oS： 中高互連密度，適用於對成本更敏感或互連需求相對較低的 HPC/網路/推論場景

兩者的選擇取決於具體晶片設計的互連需求、功耗預算和成本目標，不是簡單的”升級/降級”關係。

誤讀 2：InFO_oS 沒有矽中介層所以效能很差

糾偏： “無矽中介層”不等於”效能差”。需要區分：

矽中介層的價值： 提供極高密度的互連（奈米級線寬），支援 TSV 垂直互連
RDL 的演進： 現代多層 RDL 技術已能提供相當高的互連密度（微米級線寬），對許多 HPC 應用已足夠
設計權衡： 無矽中介層帶來的成本降低和產能靈活性提升，對某些應用是更優選擇

關鍵問題不是”有沒有矽中介層”，而是”互連密度是否滿足特定晶片設計需求”。

誤讀 3：扇出封裝技術門檻低，各家廠商方案差異不大

糾偏： 扇出封裝技術（Fan-Out）看似概念簡單，但實際製造難度很高：

重構晶圓工藝： 多顆裸片的精確放置、間距控制
多層 RDL 對準： 層數越多、線寬越細，對準精度要求越高
翹曲控制： 大面積封裝的翹曲管理是核心技術難題
良率管理： 高密度扇出封裝的良率直接影響成本

台積電在 InFO 技術上積累了多年量產經驗，技術成熟度和良率管理能力構成競爭壁壘。其他廠商的類似方案在成熟度和效能表現上可能存在差異。

誤讀 4：InFO_oS 的具體規格可以隨意引用

糾偏： InFO_oS 的詳細技術規格（線寬/線距、層數、最大封裝面積、支援 HBM 數量等）屬於台積電機密資訊，未在公開渠道充分揭露。行業報告中的資料多為估算或推斷，不能直接引用為確定規格。

引用 InFO_oS 相關資料時，必須區分：

官方確認的資訊： 來自台積電財報、官方技術釋出
行業估算： 需標註”行業估算”或”第三方報告”
未充分揭露： 明確標註，不編造數字

學習路徑

入門階段（建立基礎認知）

Week 1-2: 封裝技術基礎
├── 瞭解封裝在半導體產業鏈中的位置
├── 學習基本封裝型別（BGA、QFP、CSP 等）
├── 理解為什麼需要先進封裝（摩爾定律放緩、chiplet 趨勢）
└── 推薦資源：台積電官網封裝技術介紹、各券商半導體封裝研究報告

Week 3-4: 扇出封裝技術入門
├── 理解 Fan-Out vs Fan-In 的區別
├── 學習 InFO 技術的基本原理
├── 瞭解 RDL（重佈線層）的概念和作用
└── 推薦資源：IEEE/ECTC 會議論文綜述、ASE/Amkor 技術白皮書