InFO（Integrated Fan-Out）

3 秒看懂

InFO = 台积电的”去中介层”封装平台

一句话：InFO 用重新布线层（RDL）替代传统有机基板/硅中介层，让芯片”缩短距离、降低功耗、缩减厚度”。它是台积电先进封装的”轻量级武器”，与 CoWoS 形成互补——移动端/中端 AI 用 InFO，高端 AI 训练用 CoWoS。

3 分钟产业解释

为什么需要 InFO？

传统封装流程：晶圆切出裸片 → 贴到引线框架/有机基板 → 键合线连接 → 封装。问题是：I/O 引脚数受焊盘间距限制，基板层数增加成本和信号延迟。

扇出型（Fan-Out）的核心思路：将芯片”嵌入”到更大的重构晶圆中，用光刻工艺在芯片外围直接制作 RDL 走线，让 I/O 可以”扇出”到芯片面积之外，突破传统扇入（Fan-In）的 I/O 密度天花板。

InFO vs 传统封装的区别

产业位置

芯片设计 → 晶圆制造 → 【先进封装】 → 终端应用
                         ↑
              InFO 在此环节创造价值
              （替代部分有机基板/中介层方案）

InFO 让台积电打通”制造+封装”一站式服务，提升单客户粘性与价值链占比。

15 分钟专家深入

InFO 的技术定位：CoWoS 的”轻量级兄弟”

台积电先进封装体系可粗分为两大平台：

关键区别：CoWoS 用硅中介层实现 2.5D 互连（微凸块间距可达 ~几十微米级别），适合 HBM 等超高密度互连；InFO 用 RDL 金属层替代硅中介层，互连密度略低但成本和功耗占优。

InFO 家族的主要变体（基于台积电公开资料定性描述）

⚠️ 注意：上述变体命名和功能描述基于台积电历年技术会议公开信息的一般性理解。各变体的具体 RDL 层数、线宽/间距（L/S）、最大封装尺寸等硬规格，台积电未完全公开，本次检索未能获取验证数据，此处不编造具体数字。

InFO 的核心工艺流程（概念层面）

┌─────────────────────────────────────────────────────┐
│  步骤 1：晶圆切割 → 获得已知好裸片（KGD）           │
├─────────────────────────────────────────────────────┤
│  步骤 2：重构晶圆（Reconstituted Wafer）            │
│         将 KGD 按设计间距贴附到临时载体上            │
├─────────────────────────────────────────────────────┤
│  步骤 3：模塑包封（Molding）                        │
│         用环氧树脂填充芯片间空隙，形成平整表面        │
├─────────────────────────────────────────────────────┤
│  步骤 4：制作 RDL                                   │
│         在模塑表面光刻+电镀金属走线层（可多层）       │
│         实现芯片 I/O 的"扇出"重分布                  │
├─────────────────────────────────────────────────────┤
│  步骤 5：植球/焊点形成 → 分割 → 最终封装             │
└─────────────────────────────────────────────────────┘

InFO 相比 CoWoS 的取舍

核心判断：InFO 无法替代 CoWoS 做顶级 AI 训练 GPU（需要 HBM 高密度互连），但在移动、网络、中端 AI 推理等场景是极具性价比的选择。

技术原理

扇出型封装 vs 扇入型封装

【扇入型 Fan-In】                    【扇出型 Fan-Out】
                                     
   ┌───────────┐                      ┌───────────┐
   │   芯片     │                      │   芯片     │
   │  ┌─────┐  │                      │  ┌─────┐  │
   │  │核心 │  │                      │  │核心 │  │
   │  └─────┘  │                      │  └─────┘  │
   │ ● ● ● ●  │ ← 焊球在芯片面积内    │ ● ● ● ●  │
   └───────────┘                      │ ● ● ● ●  │ ← 焊球可超出
                                      └──┤ RDL ├──┘ ← 重分布层
   I/O 数 ≤ 芯片面积÷(焊球间距)²           │ ● ● ● ●  │   走线将I/O
                                         └─────────┘   "扇出"到外围
                                     
                                      I/O 数不受芯片面积限制

RDL（Redistribution Layer）—— InFO 的灵魂

RDL 是在封装基板/模塑表面制作的金属互连层，核心参数：

⚠️ InFO 的具体 RDL L/S、层数等硬规格：台积电在公开技术论坛（如 ECTC、IEDM）披露过部分信息，但本次检索失败无法验证精确数字。不编造具体数值。

热管理与翘曲控制

InFO 的一个关键工程挑战是翘曲（Warpage）：

• 重构晶圆中，硅芯片（CTE ~2.6 ppm/°C）与模塑料（CTE ~7-15 ppm/°C）热膨胀系数差异大
• 回流焊时温度变化导致翘曲，影响后续贴装良率
• 台积电通过模塑材料配方优化、应力释放结构设计、对称 RDL 布局等工程手段控制

技术演进史

关键转折点：Apple A10 采用 InFO 是行业里程碑——证明扇出型封装可以从实验室走向亿级出货量，倒逼 ASE、Amkor、长电科技等 OSAT 厂商加速布局类似技术。

技术路线对比

⚠️ 上表为定性比较，具体性能指标（带宽、功耗数据等）本次检索未获取，不编造。

上下游

上游供应链

下游应用

┌─────────────────────────────────────────────────────────┐
│                      InFO 封装成品                        │
├─────────┬───────────┬──────────────┬──────────────────────┤
│ 移动终端 │  网络设备  │  数据中心     │   消费电子           │
│ AP/SoC  │ 交换芯片   │ AI推理加速器  │  IoT/可穿戴          │
│ Apple*  │ 部分网络   │ 中端AI芯片    │                     │
│ 高通    │ 厂商       │              │                     │
└─────────┴───────────┴──────────────┴──────────────────────┘
  *Apple 历史上使用情况，当前产品具体封装方案未完全公开

关键指标

InFO 技术评估框架

⚠️ 具体数值（L/S 最小值、最大封装面积等）：台积电在 ECTC 等学术会议上有部分披露，但本次检索失败。引用具体数字需以官方技术论文为准，此处不编造。

供需与市场数据

先进封装市场概览（行业估算，非本次检索验证）

⚠️ 精确营收数字：台积电财报不单独披露 InFO/CoWoS 各自收入。行业报告（Yole、TechSearch 等）有估算但本次检索未获取。不编造。

供需紧张点

• 台积电先进封装（InFO + CoWoS）产能近年持续紧张，尤其 CoWoS 在 AI 训练芯片需求爆发后成为瓶颈
• InFO 产能相对 CoWoS 宽裕，但随着 AI 推理需求上升，中端封装产能也可能趋紧
• 台积电持续扩产先进封装（在台湾、日本、美国等地规划产能），但扩产周期长

代表公司与资本映射

核心玩家

设备/材料供应链

投资逻辑

看多逻辑

1. AI 推理需求爆发是 InFO 的增量：相比训练芯片需要 CoWoS+HBM，推理芯片对封装带宽要求稍低，InFO 可覆盖相当一部分推理场景，是”下沉受益”标的
2. 先进封装是半导体价值链的”新增量”：无论制程如何演进，封装环节的附加价值占比在上升，台积电通过 InFO+CoWoS 获取更多价值链
3. 移动 AP 封装的存量基本盘：高端手机 SoC 仍需要先进封装（InFO-PoP 或其演进形态）
4. Chiplet 趋势的基础设施：Chiplet 互连需要先进封装，InFO 是台积电 3DFabric 平台的组成部分

风险与不确定性

1. 台积电不单独披露 InFO 营收：难以精确量化 InFO 业务的价值贡献
2. 竞争格局：其他 OSAT 厂商（ASE、长电等）有类似扇出技术，份额可能被分流
3. 技术替代风险：若 CoWoS 成本大幅下降或出现其他高性价比互连方案，InFO 部分场景可能被替代
4. 地缘政治：先进封装产能集中在亚洲，地缘风险存在

资本映射思路

直接标的：台积电（TSMC）—— InFO 的发明者和主导者
间接标的：
  ├─ 封装设备商（ASM Pacific 等）
  ├─ 封装材料供应商（介电材料、电镀化学品等）
  └─ 其他 OSAT 厂商（可能承接溢出需求或有竞争关系）

常见误读纠偏

❌ 误读 1：“InFO 可以替代 CoWoS 做 AI 训练芯片封装”

纠偏：InFO 的 RDL 互连密度低于 CoWoS 的硅中介层方案。AI 训练 GPU（如 NVIDIA H100/H200/B100 等）需要与 HBM 进行超高带宽互连，这要求硅中介层级别的微凸块间距和 TSV 垂直互连，InFO 目前无法提供同等密度。InFO 更适合互连密度需求适中的场景。

⚠️ 注意：InFO 的具体 L/S 下限和 HBM 兼容性，台积电未完全公开。此处基于”RDL 工艺物理上限低于硅中介层”的一般性判断。

❌ 误读 2：“InFO 是台积电独有技术，其他厂商做不了扇出封装”

纠偏：扇出型封装（Fan-Out Wafer Level Packaging, FOWLP）是封装工艺类型，不是台积电专利概念。Infineon 最早推出 eWLB 技术（2009 年左右），ASE、Amkor、长电科技等均有 Fan-OUT 产品线。InFO 是台积电对扇出型封装的具体实现和品牌名称，其工艺细节和优化可能是台积电专有的，但”扇出封装”本身是行业通用技术路线。

❌ 误读 3：“InFO 就是扇出型封装，技术上没有新东西”

纠偏：台积电对 InFO 进行了多项工程优化（如材料配方、翘曲控制、RDL 工艺精度等），使其达到亿级量产良率，这是与实验室级 FOWLP 的关键区别。此外，InFO 家族的多个变体（PoP、oS、L、S 等）针对不同场景做了架构定制，不是简单的”扇出封装”标签。技术含量在于工程实现和量产能力，而非概念本身。

❌ 误读 4：“CoWoS 产能紧张 = 台积电全部封装产能紧张”

纠偏：台积电先进封装有多个平台，CoWoS（硅中介层）产能紧张主要由 AI 训练 GPU 的 HBM 集成需求驱动。InFO（有机 RDL）的产能和瓶颈点与 CoWoS 不完全相同。产业研究需区分不同封装平台的供需状况。

学习路径

入门级（建立概念）

1. 了解封装基础：BGA、QFP、WLCSP 等传统封装概念
2. 理解扇出封装：搜索 “Fan-Out Wafer Level Packaging” 基础介绍
3. 阅读台积电官网先进封装页面：了解 InFO/CoWoS/SoIC 产品定位

进阶级（理解技术差异）

4. 阅读台积电 ECTC/IEDM 技术论文：如搜索 “TSMC InFO ECTC” 可找到部分技术细节
5. 阅读 Yole Développement 封装报告摘要：了解市场格局和技术路线图
6. 对比 CoWoS 与 InFO：理解硅中介层 vs RDL 的取舍逻辑

专家级（深度研究）

7. 跟踪台积电技术论坛（Technology Symposium）年度演讲：每年披露最新封装技术进展
8. 研究 3DFabric 平台：理解 InFO 如何与 CoWoS、SoIC（3D 堆叠）组合
9. 分析供应链：设备、材料供应商的扩产与技术储备

推荐搜索关键词

• "TSMC InFO" site:ieee.org 或 site:ectc.org（学术论文）
• "扇出型封装" + 原理
• "Fan-Out packaging" + market + Yole
• 台积电 3DFabric

一句话总结

InFO 是台积电用有机 RDL 取代硅中介层的扇出型封装平台，以更低厚度和功耗覆盖移动、网络、中端 AI 场景，是其与 CoWoS 互补的先进封装”轻量级武器”，也是 AI 推理时代受益的封装基础设施。

延伸阅读与来源

一手信息源（优先查阅）

行业分析（参考但注意估算口径）

本文信息说明

⚠️ 本次检索全部失败（HTTP 403），本页内容基于行业公开知识和台积电历年技术披露的一般性理解撰写。所有具体硬规格（RDL L/S 数值、最大封装尺寸、具体功耗数据、精确营收数字等）均未通过本次检索验证，已做保守处理或标注未充分披露。 投资决策前请务必以台积电官方披露和可靠行业报告为准。