InFO（Integrated Fan-Out）

3 秒看懂

InFO = 台積電的”去中介層”封裝平台

一句話：InFO 用重新佈線層（RDL）替代傳統有機基板/矽中介層，讓晶片”縮短距離、降低功耗、縮減厚度”。它是台積電先進封裝的”輕量級武器”，與 CoWoS 形成互補——行動端/中端 AI 用 InFO，高階 AI 訓練用 CoWoS。

3 分鐘產業解釋

為什麼需要 InFO？

傳統封裝流程：晶圓切出裸片 → 貼到引線架構/有機基板 → 鍵合線連線 → 封裝。問題是：I/O 引腳數受焊盤間距限制，基板層數增加成本和訊號延遲。

扇出型（Fan-Out）的核心思路：將晶片”嵌入”到更大的重構晶圓中，用光刻工藝在晶片外圍直接製作 RDL 走線，讓 I/O 可以”扇出”到晶片面積之外，突破傳統扇入（Fan-In）的 I/O 密度天花板。

InFO vs 傳統封裝的區別

維度	傳統 BGA/QFP	標準 FOWLP	台積電 InFO
I/O 密度	低	中-高	高
封裝厚度	厚（含基板）	薄	更薄（無基板）
訊號路徑	長（經過基板）	中	短（RDL 直連）
功耗	高	中	較低
主要驅動力	成本	密度/尺寸	效能+密度+厚度

產業位置

晶片設計 → 晶圓製造 → 【先進封裝】 → 終端應用
                         ↑
              InFO 在此環節創造價值
              （替代部分有機基板/中介層方案）

InFO 讓台積電打通”製造+封裝”一站式服務，提升單客戶粘性與價值鏈佔比。

15 分鐘專家深入

InFO 的技術定位：CoWoS 的”輕量級兄弟”

台積電先進封裝體系可粗分為兩大平台：

平台	核心結構	典型應用	定位
CoWoS	矽中介層（Silicon Interposer）	HPC/AI 訓練 GPU、大晶片	高效能、高頻寬、高成本
InFO	有機 RDL（無矽中介層）	移動 SoC、網路晶片、部分 AI 推論	輕薄、功耗優、成本適中

關鍵區別：CoWoS 用矽中介層實現 2.5D 互連（微凸塊間距可達 ~幾十微米級別），適合 HBM 等超高密度互連；InFO 用 RDL 金屬層替代矽中介層，互連密度略低但成本和功耗佔優。

InFO 家族的主要變體（基於台積電公開資料定性描述）

變體	全稱（推測）	特徵	目標場景
InFO-PoP	InFO Package-on-Package	上下堆疊封裝，底層邏輯+頂層儲存	移動 AP（曾用於 Apple A10/A11）
InFO-oS	InFO on Substrate	在有機基板上做 InFO	中等規模 HPC
InFO-L	InFO Large	支援更大封裝尺寸	網路/交換晶片
InFO-S	InFO System	多晶片系統級整合	多chiplet場景

⚠️ 注意：上述變體命名和功能描述基於台積電歷年技術會議公開資訊的一般性理解。各變體的具體 RDL 層數、線寬/間距（L/S）、最大封裝尺寸等硬規格，台積電未完全公開，本次檢索未能獲取驗證資料，此處不編造具體數字。

InFO 的核心工藝流程（概念層面）

┌─────────────────────────────────────────────────────┐
│  步驟 1：晶圓切割 → 獲得已知好裸片（KGD）           │
├─────────────────────────────────────────────────────┤
│  步驟 2：重構晶圓（Reconstituted Wafer）            │
│         將 KGD 按設計間距貼附到臨時載體上            │
├─────────────────────────────────────────────────────┤
│  步驟 3：模塑包封（Molding）                        │
│         用環氧樹脂填充晶片間空隙，形成平整表面        │
├─────────────────────────────────────────────────────┤
│  步驟 4：製作 RDL                                   │
│         在模塑表面光刻+電鍍金屬走線層（可多層）       │
│         實現晶片 I/O 的"扇出"重分佈                  │
├─────────────────────────────────────────────────────┤
│  步驟 5：植球/焊點形成 → 分割 → 最終封裝             │
└─────────────────────────────────────────────────────┘

InFO 相比 CoWoS 的取捨

維度	InFO 優勢	InFO 劣勢（相對 CoWoS）
成本	無矽中介層，省去昂貴的矽製造+TSV 工藝	—
厚度	更薄（無中介層體積）	—
功耗	RDL 金屬互連電阻可能低於長 TSV 路徑（定性）	—
互連密度	—	RDL 線寬/間距受限於有機工藝，低於矽中介層微凸塊密度
HBM 支援	—	高頻寬儲存器整合難度更高（需超高密度互連）
適用晶片規模	—	單封裝整合面積/互連規模受限

核心判斷：InFO 無法替代 CoWoS 做頂級 AI 訓練 GPU（需要 HBM 高密度互連），但在移動、網路、中端 AI 推論等場景是極具價效比的選擇。

技術原理

扇出型封裝 vs 扇入型封裝

【扇入型 Fan-In】                    【扇出型 Fan-Out】
                                     
   ┌───────────┐                      ┌───────────┐
   │   晶片     │                      │   晶片     │
   │  ┌─────┐  │                      │  ┌─────┐  │
   │  │核心 │  │                      │  │核心 │  │
   │  └─────┘  │                      │  └─────┘  │
   │ ● ● ● ●  │ ← 焊球在晶片面積內    │ ● ● ● ●  │
   └───────────┘                      │ ● ● ● ●  │ ← 焊球可超出
                                      └──┤ RDL ├──┘ ← 重分佈層
   I/O 數 ≤ 晶片面積÷(焊球間距)²           │ ● ● ● ●  │   走線將I/O
                                         └─────────┘   "扇出"到外圍
                                     
                                      I/O 數不受晶片面積限制

RDL（Redistribution Layer）—— InFO 的靈魂

RDL 是在封裝基板/模塑表面製作的金屬互連層，核心引數：

引數	說明	影響
線寬/間距（L/S）	金屬走線的最小寬度和間隔	決定互連密度上限
RDL 層數	金屬層數量	層數越多走線靈活性越高，成本越高
介電材料	介質層的介電常數（Dk）和損耗因子（Df）	影響高頻訊號完整性
銅柱/微凸塊	晶片與 RDL 之間的垂直互連	決定晶片-RDL 互連密度

⚠️ InFO 的具體 RDL L/S、層數等硬規格：台積電在公開技術論壇（如 ECTC、IEDM）揭露過部分資訊，但本次檢索失敗無法驗證精確數字。不編造具體數值。

熱管理與翹曲控制

InFO 的一個關鍵工程挑戰是翹曲（Warpage）：

重構晶圓中，矽晶片（CTE ~2.6 ppm/°C）與模塑膠（CTE ~7-15 ppm/°C）熱膨脹係數差異大
迴流焊時溫度變化導致翹曲，影響後續貼裝良率
台積電通過模塑材料配方最佳化、應力釋放結構設計、對稱 RDL 版面配置等工程手段控制

技術演進史

時間	事件	意義
2016 年	InFO-PoP 首次量產，應用於 Apple A10 Fusion	扇出型封裝首次大規模商用，標誌台積電進入先進封裝賽道
2017-2018 年	InFO-PoP 持續用於 Apple A11/A12	鞏固移動 AP 封裝主導地位
2019-2020 年	InFO 變體擴充套件（InFO-oS、InFO-L 等推出/升級）	拓展到網路、HPC 等更多場景
2020 年代	InFO 與 CoWoS 並行發展，成為台積電先進封裝雙平台	覆蓋從移動到 HPC 的完整產品線
近年來	台積電將 InFO 納入 3DFabric™ 平台統一品牌	與 CoWoS、SoIC 等形成系統性先進封裝組合

關鍵轉折點：Apple A10 採用 InFO 是行業里程碑——證明扇出型封裝可以從實驗室走向億級出貨量，倒逼 ASE、Amkor、長電科技等 OSAT 廠商加速版面配置類似技術。

技術路線對比

維度	InFO	CoWoS	Intel EMIB	Samsung I-Cube
互連方式	有機 RDL	矽中介層 + TSV	嵌入式矽橋（區域性）	矽中介層
2.5D 互連密度	中	高	高（橋接區域）	高
HBM 整合能力	有限/困難	成熟（主流方案）	可支援	可支援
封裝厚度	薄	較厚（有中介層）	中	較厚
成本	較低	高	中-高	高
功耗表現	優	中（中介層增加寄生）	中	中
主要應用	移動 AP、中端 HPC	AI 訓練 GPU、高階 HPC	部分 HPC 產品	HPC
成熟度	高（2016 年起量產）	高（約2012-2013年起量產）	中	中
主導廠商	台積電	台積電	Intel	三星

⚠️ 上表為定性比較，具體效能指標（頻寬、功耗資料等）本次檢索未獲取，不編造。

上下游

上游供應鏈

環節	關鍵要素	代表供應商（行業公開認知）
裝置	光刻機、電鍍裝置、模塑裝置、貼片機	EVG（光刻）、Tokyo Electron、ASM Pacific
材料	介電材料、銅種子層、模塑膠、臨時鍵合材料、UBM	住友電木（模塑）、JSR/Shin-Etsu（介電）、MacDermid（電鍍液）
基板/載體	臨時載體晶圓	矽晶圓供應商
光罩/掩模	RDL 光刻用掩模	Photronics、DNP

下游應用

┌─────────────────────────────────────────────────────────┐
│                      InFO 封裝成品                        │
├─────────┬───────────┬──────────────┬──────────────────────┤
│ 移動終端 │  網路裝置  │  資料中心     │   消費電子           │
│ AP/SoC  │ 交換晶片   │ AI推論加速器  │  IoT/可穿戴          │
│ Apple*  │ 部分網路   │ 中端AI晶片    │                     │
│ 高通    │ 廠商       │              │                     │
└─────────┴───────────┴──────────────┴──────────────────────┘
  *Apple 歷史上使用情況，當前產品具體封裝方案未完全公開

關鍵指標

InFO 技術評估架構

指標類別	指標名稱	說明
互連效能	RDL 線寬/間距（L/S）	越小越好，決定互連密度
	RDL 層數	多層提供更靈活走線
	微凸塊間距（Bump Pitch）	晶片-RDL 垂直互連密度
封裝效率	最大封裝尺寸	決定可整合晶片數量/面積
	封裝厚度	越薄越適合行動端
	I/O 密度（I/O per mm²）	綜合互連能力
電熱效能	訊號傳輸延遲	RDL 互連路徑長度
	功耗開銷	相比 CoWoS 的省電優勢
	熱阻	封裝散熱能力
製造	重構晶圓良率	成本決定因素
	翹曲控制	影響後續貼裝

⚠️ 具體數值（L/S 最小值、最大封裝面積等）：台積電在 ECTC 等學術會議上有部分揭露，但本次檢索失敗。引用具體數字需以官方技術論文為準，此處不編造。

供需與市場資料

先進封裝市場概覽（行業估算，非本次檢索驗證）

維度	行業共識/估算	說明
全球先進封裝市場規模	數百億美元量級（2024-2025 預估）	含 FOWLP、2.5D/3D、SiP 等，各機構口徑不同
FOWLP 細分增速	高於封裝行業平均	AI/HPC 驅動，但精確增速各報告不一
台積電封裝業務營收	快速增長，但佔總營收比例未充分揭露	台積電將先進封裝營收納入”平台”口徑

⚠️ 精確營收數字：台積電財報不單獨揭露 InFO/CoWoS 各自營收。行業報告（Yole、TechSearch 等）有估算但本次檢索未獲取。不編造。

供需緊張點

台積電先進封裝（InFO + CoWoS）產能近年持續緊張，尤其 CoWoS 在 AI 訓練晶片需求爆發後成為瓶頸
InFO 產能相對 CoWoS 寬裕，但隨著 AI 推論需求上升，中端封裝產能也可能趨緊
台積電持續擴產先進封裝（在臺灣、日本、美國等地規劃產能），但擴產週期長

代表公司與資本對映

核心玩家

公司	角色	與 InFO 的關係	資本市場對映
台積電（TSMC）	InFO 發明者與主導者	唯一具備 InFO 大規模量產能力的廠商	NYSE: TSM / TW: 2330
Apple	重要客戶	歷史上 InFO-PoP 的首個/最大客戶（具體當前使用情況未完全公開）	NASDAQ: AAPL
長電科技	國內 OSAT 龍頭	有類似扇出型封裝技術（eWLB/Fan-OUT 等），但非台積電 InFO	上交所：600584
通富微電	國內 OSAT	有 FOWLP 能力	深交所：002156
華天科技	國內 OSAT	版面配置扇出型封裝	深交所：002185
日月光/ASE	全球 OSAT 龍頭	有 Fan-OUT 封裝能力，與台積電形成競爭/互補	NYSE: ASX

裝置/材料供應鏈

環節	代表公司	說明
封裝裝置	ASM Pacific、Besi、Kulicke & Soffa	貼片/鍵合裝置
介電材料	住友電木、日立化成	模塑膠供應商
RDL 材料	Atotech（已被MKSG收購）、MacDermid	電鍍液/化學材料

投資邏輯

看多邏輯

AI 推論需求爆發是 InFO 的增量：相比訓練晶片需要 CoWoS+HBM，推論晶片對封裝頻寬要求稍低，InFO 可覆蓋相當一部分推論場景，是”下沉受益”標的
先進封裝是半導體價值鏈的”新增量”：無論製程如何演進，封裝環節的附加價值佔比在上升，台積電通過 InFO+CoWoS 獲取更多價值鏈
移動 AP 封裝的存量基本盤：高階手機 SoC 仍需要先進封裝（InFO-PoP 或其演進形態）
Chiplet 趨勢的基礎設施：Chiplet 互連需要先進封裝，InFO 是台積電 3DFabric 平台的組成部分

風險與不確定性

台積電不單獨揭露 InFO 營收：難以精確量化 InFO 業務的價值貢獻
競爭格局：其他 OSAT 廠商（ASE、長電等）有類似扇出技術，份額可能被分流
技術替代風險：若 CoWoS 成本大幅下降或出現其他高性價比互連方案，InFO 部分場景可能被替代
地緣政治：先進封裝產能集中在亞洲，地緣風險存在

資本對映思路

直接標的：台積電（TSMC）—— InFO 的發明者和主導者
間接標的：
  ├─ 封裝裝置商（ASM Pacific 等）
  ├─ 封裝材料供應商（介電材料、電鍍化學品等）
  └─ 其他 OSAT 廠商（可能承接溢位需求或有競爭關係）

常見誤讀糾偏

❌ 誤讀 1：“InFO 可以替代 CoWoS 做 AI 訓練晶片封裝”

糾偏：InFO 的 RDL 互連密度低於 CoWoS 的矽中介層方案。AI 訓練 GPU（如 NVIDIA H100/H200/B100 等）需要與 HBM 進行超高頻寬互連，這要求矽中介層級別的微凸塊間距和 TSV 垂直互連，InFO 目前無法提供同等密度。InFO 更適合互連密度需求適中的場景。

⚠️ 注意：InFO 的具體 L/S 下限和 HBM 相容性，台積電未完全公開。此處基於”RDL 工藝物理上限低於矽中介層”的一般性判斷。

❌ 誤讀 2：“InFO 是台積電獨有技術，其他廠商做不了扇出封裝”

糾偏：扇出型封裝（Fan-Out Wafer Level Packaging, FOWLP）是封裝工藝型別，不是台積電專利概念。Infineon 最早推出 eWLB 技術（2009 年左右），ASE、Amkor、長電科技等均有 Fan-OUT 產品線。InFO 是台積電對扇出型封裝的具體實現和品牌名稱，其工藝細節和最佳化可能是台積電專有的，但”扇出封裝”本身是行業通用技術路線。

❌ 誤讀 3：“InFO 就是扇出型封裝，技術上沒有新東西”

糾偏：台積電對 InFO 進行了多項工程最佳化（如材料配方、翹曲控制、RDL 工藝精度等），使其達到億級量產良率，這是與實驗室級 FOWLP 的關鍵區別。此外，InFO 家族的多個變體（PoP、oS、L、S 等）針對不同場景做了架構定製，不是簡單的”扇出封裝”標籤。技術含量在於工程實現和量產能力，而非概念本身。

❌ 誤讀 4：“CoWoS 產能緊張 = 台積電全部封裝產能緊張”

糾偏：台積電先進封裝有多個平台，CoWoS（矽中介層）產能緊張主要由 AI 訓練 GPU 的 HBM 整合需求驅動。InFO（有機 RDL）的產能和瓶頸點與 CoWoS 不完全相同。產業研究需區分不同封裝平台的供需狀況。

學習路徑

入門級（建立概念）

瞭解封裝基礎：BGA、QFP、WLCSP 等傳統封裝概念
理解扇出封裝：搜尋 “Fan-Out Wafer Level Packaging” 基礎介紹
閱讀台積電官網先進封裝頁面：瞭解 InFO/CoWoS/SoIC 產品定位

進階級（理解技術差異）

閱讀台積電 ECTC/IEDM 技術論文：如搜尋 “TSMC InFO ECTC” 可找到部分技術細節
閱讀 Yole Développement 封裝報告摘要：瞭解市場格局和技術路線圖
對比 CoWoS 與 InFO：理解矽中介層 vs RDL 的取捨邏輯

專家級（深度研究）

追蹤台積電技術論壇（Technology Symposium）年度演講：每年揭露最新封裝技術進展
研究 3DFabric 平台：理解 InFO 如何與 CoWoS、SoIC（3D 堆疊）組合
分析供應鏈：裝置、材料供應商的擴產與技術儲備

一句話總結

InFO 是台積電用有機 RDL 取代矽中介層的扇出型封裝平台，以更低厚度和功耗覆蓋移動、網路、中端 AI 場景，是其與 CoWoS 互補的先進封裝”輕量級武器”，也是 AI 推論時代受益的封裝基礎設施。

延伸閱讀與來源

一手資訊源（優先查閱）

來源	型別	獲取方式
台積電官方技術論壇演講（Technology Symposium）	最權威技術揭露	台積電官網 / YouTube 頻道
ECTC（Electronic Components and Technology Conference）論文	學術級技術細節	IEEE Xplore
IEDM（International Electron Devices Meeting）論文	前沿技術	IEEE Xplore
台積電年報/季度財報	營收、資本支出、產能規劃	台積電 IR 頁面

行業分析（參考但注意估算口徑）

來源	說明
Yole Développement 封裝報告	市場規模、技術路線圖估算（付費報告）
TechSearch International	封裝行業獨立分析
Counterpoint / TrendForce	部分封裝相關資料

本文資訊說明

⚠️ 本次檢索全部失敗（HTTP 403），本頁內容基於行業公開知識和台積電歷年技術揭露的一般性理解撰寫。所有具體硬規格（RDL L/S 數值、最大封裝尺寸、具體功耗資料、精確營收數字等）均未通過本次檢索驗證，已做保守處理或標註未充分揭露。 投資決策前請務必以台積電官方揭露和可靠行業報告為準。