Link Margin

3 秒看懂

链路余量（Link Margin） 是通信接收端实际信号质量超出最低可靠解调要求的那部分“安全缓冲”，以分贝（dB）度量。想象一下，它就像水管系统的富余承压能力——实际水压减去管道刚好不破裂的压力，剩下的就是安全空间。在数字通信中，余量越大，系统对抗信道劣化（导体损耗、介质损耗、串扰、温度漂移）的能力越强；余量若被耗尽，误码率会陡升，链路随即中断甚至无法建立。

在 AI 算力互联场景下，链路余量是决定 GPU 间高速 SerDes（串行器/解串器）链路能否“跑得通”、需不需要启用前向纠错（FEC）、是否必须引入有源中继芯片（Retimer）、以及系统功耗会增加多少的核心判据。简单说：每 1 dB 余量的得失，都在重新定义 AI 集群的互联架构与成本边界。

3 分钟产业解释

AI 服务器内部，GPU 之间通过 NVLink、PCIe 或专用互联交换数据，外部则通过光模块/铜缆组成大规模集群。这些链路正从 112 Gbps PAM4（四电平脉冲幅度调制）向 224 Gbps PAM4 全速演进，单通道奈奎斯特频率高达 28 GHz 甚至 56 GHz。此时，PCB（印制电路板）走线、连接器、线缆的损耗急剧增大，接收端眼图几近闭合——所谓“眼图”，是示波器上叠加显示的所有码元波形，睁开的“眼睛”越大，信号越清晰。在 10 Gbps 时代，链路余量常高达十几个 dB；到了 224 Gbps PAM4 时代，无源通道余量被压缩到仅有几个 dB、甚至趋近于零。

产业上，链路余量紧缺意味着系统必须在三条路径中做选择，而每一条都附带代价：

1. 启用前向纠错（FEC）：通过编码冗余“借来”额外的编码增益（典型 6~8 dB），但代价是引入几十到上百纳秒的延迟。这对 AI 大模型训练中的 AllReduce 等紧耦合通信极为敏感——数百纳秒的额外延迟可能直接拖累训练效率。
2. 引入 Retimer/有源电缆（AEC）：在中途对信号进行接收、恢复、重新发送，把一段长损耗链路切割成两段健康链路。但这功耗和成本显著增加——单颗高端 Retimer 芯片功耗可达 5~10 W 量级，一台满载 GPU 服务器的互联功耗因此飙升。
3. 压缩互联距离：把铜缆从 3 米砍到 2 米甚至更短，逼迫机柜布局重构，限制集群规模的可扩展性。

因此，整个高速互联产业链——DSP 芯片、高速 SerDes IP、PCB 材料、连接器、电缆供应商——都在围绕“用最小成本维持足够链路余量”展开竞赛。链路余量的变化，还直接牵动着 CPO（共封装光学）等新技术何时拐入主流的时间表：当电信号的物理极限无法再挤出余量，光学互联就不再是“锦上添花”，而是“唯一出路”。

技术原理

余量的物理本质——从眼图到信噪比

链路余量最直观的测量是接收端眼图。对于 NRZ（不归零码，两电平），只有一个“眼睛”，眼高与眼宽除以总噪声与总抖动即得信号完整性。PAM4 则有三个“眼睛”叠在一起，每个眼高约为总调制幅度的 1/3，仅调制方式本身，PAM4 就比同等摆幅的 NRZ 损失约 9.5 dB 的信噪比——这是高阶调制“天然的原罪”。

         NRZ 眼图（单一判定阈值）            PAM4 眼图（三重判定阈值）
     +--+      +--+                  +--+  +--+  +--+
     |  |      |  |                  |  |  |  |  |  |
  –––+  +––––––+  +–––            –––+  +––+  +––+  +–––
     高        低                   上眼  中眼  下眼
     眼高需 > 噪声峰值+判决阈值不确定度    每个眼高仅约 1/3 总幅度，固有 SNR 损失 ≈ 9.5 dB

工程实践中，更严谨的方式是基于信噪比（SNR）余量或误码率（BER）余量来度量，具体步骤如下：

1. 测量实际 SNR：通过误码仪（BERT）测量整个链路在特定帧格式下的实际 BER（例如 1E-15 量级），或通过统计眼图的 Q 因子反推等效 SNR；
2. 确定目标 SNR：查阅所采用 FEC 的前向纠错极限（如 KP4 FEC 可纠正输入 BER 约 2.4E-4，对应特定 SNR 阈值），或直接取未编码系统在目标 BER（如 1E-7）下所需的最小 SNR；
3. 计算余量：链路余量（dB） = 当前 SNR（dB） - 目标 BER 所需最小 SNR（dB）。

对于 224 Gbps PAM4 系统，若不采用 FEC，目标 BER 可能需要低至 1E-7 以下，但借助级联 FEC（内码加外码的两层纠错）后，系统可容忍的原始 BER 可升至 1E-4 级别，相当于“借用”了约 6~8 dB 的净编码增益（NCG，Net Coding Gain）[基于 IEEE 802.3 与 OIF 典型规范]。

链路预算的数学模型

从系统级视角，链路余量可表达为以下完整方程：

Link Margin (dB) = 发射端有效功率 (dBm) - 通道总损耗 (dB) - 由噪声/串扰/反射引起的等效信噪比惩罚 (dB) - 接收端在目标误码率下的灵敏度 (dBm)

这一公式对应的工程分解如下表所示：

影响余量的关键模块与参数

发射机（TX）

• 输出差分摆幅（Vpp）与上升/下降时间（Tr/Tf）：摆幅越大信号越强，但功耗和 EMI（电磁干扰）随之攀升；过快的边沿增加高频分量，虽有利于信道均衡，但也会强化串扰。
• 预加重/去加重系数：通过预先增强高频分量或抑制低频分量来抵消信道损耗。适度预加重可改善接收端眼高，但过度预加重会引入过冲与额外电源噪声，实际效果可能适得其反。

无源信道

• 完整的散射参数（S 参数）矩阵是评估无源信道的“全息图”：插损（IL）直接吃掉信号功率，回损（RL）表示阻抗不连续处的反射能量，模式转换（差模-共模转换）将致密化 PCB 和连接器中的非理想性量化为串扰与电磁辐射。
• 在 112 Gbps PAM4 长距离背板通道中，基频（约 28 GHz）处的插损可达约 -35 dB，此时来自邻近通道的远端串扰（FEXT）和近端串扰（NEXT）叠加后，等效 SNR 退化可高达数 dB [参考 IEEE 802.3ck 标准通道规格]。

接收机（RX）：均衡的“双刃剑”

• CTLE（连续时间线性均衡器）提供高频增益以补偿信道滚降，但放大信号的同时也会放大高频噪声。其增益-带宽积由电路设计决定，过强的 CTLE 会直接拉高噪声本底。
• DFE（判决反馈均衡器）利用已判决比特来消除后标码间干扰（ISI），信号路径不经过高频放大器，因此不会放大噪声，但它对判决错误的传播效应（一个比特判错可能污染后续多个比特）和在 PAM4 下多电平反馈的复杂性，对设计提出严苛要求。

系统级噪声：单通道测试测不到的秘密

• 电源分配网络（PDN）的纹波会通过驱动器供电耦合进信号路径，尤其在多通道同时翻转时，同步开关噪声（SSN）会显著抬升所有通道的噪声本底。这一效应在单通道“安静”测试中往往被掩盖，却在多通道全速运行时集中爆发。
• 机箱内密集的风扇、电源模块产生机械振动和电磁干扰，进一步以周期性或突发性抖动（DJ）的形式侵蚀余量。

关键参数

链路余量并非单一的测量值，而是一组相互关联的指标共同刻画的“系统健康度”。以下是工程实践中最重要的衡量维度。

插损（Insertion Loss, IL）与回损（Return Loss, RL）

• 插损（IL） 定义为从发射端传输到接收端时信号功率的衰减量（dB），是链路中的最大单因子余量消耗项。IL 的频率依赖性（越高速率对应的基频越高，损耗越大）直接制约了给定介质和距离下的速率上限。
• 回损（RL） 量化的是阻抗不连续处反射回发射端的能量。通孔、连接器、线径变化都是 RL 劣化的来源。严重的回损不仅浪费信号能量，反射分量还会叠加在接收波形上形成额外的 ISI，恶化链路的等效 SNR。

信道串扰比 —— ICN 与 ICR

• ICN（Integrated Crosstalk Noise，综合串扰噪声） 是 IEEE 802.3 规范中衡量接收端总串扰噪声功率的综合指标，将 FEXT、NEXT 及模式转换噪声通过指定频率加权积分后获得。ICN 必须低于规范规定的上限（例如 IEEE 802.3ck 的 112 Gbps 背板 ICN 限值），否则链路的“有用信号/总串扰”比将直接跌破安全阈值。
• ICR（Insertion Loss to Crosstalk Ratio，插损串扰比） 是同一通道插损与总串扰的比值，数值越高代表信号纯度越优。在 112 Gbps 及以上链路中，ICR 常成为比单纯插损更关键的瓶颈——即使信号够强，被邻近通道“吵死”也无法正常工作。

接收机灵敏度

接收机灵敏度指在给定 BER（如 1E-12 或 FEC 输入限）下所需的最小入射信号幅度（或光功率）。灵敏度取决于 CTLE/DFE 的噪声系数、采样锁存器的判决不确定性以及时钟恢复环路的抖动容忍度。随着速率翻倍，接收机内部电路的工作带宽也要翻倍，随机噪声功率谱密度积分范围扩大，灵敏度天然恶化，进一步压缩链路余量。

眼高与眼宽

在时域，余量的直观体现就是眼图“睁得多开”。一般为保障链路长期可靠运行，眼高需在规定的眼图掩膜高度之上再留出一定比例的安全余量（如 20%~30%）。任何使得眼高或眼宽收窄的因素——过强的 CTLE 过冲、阻抗不匹配的反射、电源纹波带来的垂直闭合——都会直接转化为链路余量的减少。

FEC 净编码增益（NCG）

净编码增益（NCG）定义为：在给定输出 BER 要求下，由于加入 FEC，系统对原始信道 SNR 需求降低的分贝数。典型的 KP4 FEC（如 RS-FEC(544,514)）可提供约 57 dB 的 NCG，而级联 FEC 方案（内码加外码）的 NCG 可达 68 dB 甚至更高[基于 IEEE 802.3 与 OIF 规范公开参数]。需要注意的是，NCG 假设的是随机分布的独立误码；当信道出现突发误码时，FEC 的实际纠错能力会显著下降，NCG 部分失效。

误码率平台与突发误码

一个健康链路的 BER 随 SNR 提升呈“瀑布曲线”式下降。但当存在非理想因素（如 DFE 错误传播、串扰的周期性尖峰、电源毛刺）时，BER 可能不再随 SNR 提升而无限下降，而是在某个量级“触底”——这个“地板”就是误码率平台。对于无损训练网络（如 RoCEv2、InfiniBand），即使平均 BER 极低，偶发的突发误码若超出 FEC 缓冲能力，也会导致丢包和重传，严重时触发链路重建。因此链路余量的设计目标不仅仅是降低平均 BER，更要消灭误码率平台。

技术路线

链路余量利用方式的代际演进

注：损耗与余量数值受具体拓扑、板材类型（如 Megtron 6 vs Megtron 8）、连接器精度影响悬殊，上表引用的是基于行业主流白皮书与标准草案的典型估测区间，未逐项对应具体产品规格。

对三大技术路线的研判

路线一：深挖电信号潜力（112G→224G PAM4）

• 策略：采用更高精度的 PCB 板材（如 Megtron 8 及以上等级，Df 低于 0.002）、更优的连接器（更低的差模-共模转换）、以及更强大的 DSP（引入最大似然序列检测或判决反馈均衡的增强变体），在现有 PAM4 电信号体系内压榨余量。
• 局限：物理定律（导体趋肤效应与介质极化耗散）不以人的意志为转移。224 Gbps PAM4 在 56 GHz 基频下的无源通道损耗可能彻底耗尽所有余量预算，迫使“电”的路径走向终点。

路线二：有源化（Retimer/AEC/AOC 的普及）

• 策略：将长距离无源链路切割为多段健康短链路，在中转点由 Retimer 芯片“洗净”再发送。AEC（有源铜缆）在缆端集成 Retimer 与均衡，外观仍为铜缆但实为有源系统；AOC（有源光缆）则将电信号转为光信号再转回，彻底规避铜介质损耗。
• 局限：每增加一个 Retimer 节点，单通道功耗增加 510 W 量级，延迟增加 1050 ns。成本方面，AEC 较同等长度的 DAC 贵 3~5 倍，AOC 更甚。

路线三：光学化（CPO/光学 SerDes 的革命性跃迁）

• 策略：将光引擎直接与交换/计算芯片封装在同一基板上（CPO），主链路从毫米级的基板走线代替米级的铜缆/光模块，损耗骤降，回路余量成倍恢复，DSP 复杂度可大幅简化，功耗降低。
• 局限：CPO 涉及芯片、光学、封装的协同制造，产业供应链（激光器、硅光芯片、光纤耦合）远未成熟到可大规模量产的阶段；维护性、可测试性（如何对已封装的光引擎做故障排查与更换）仍是开放性难题。业界普遍预计 CPO 将在 2026~2028 年陆续进入高密度交换场景，但在 GPU 到网卡/交换机的大规模部署中尚需时日。

上游

上游环节定义了链路余量的“源头”——它们的材料和 IP 能力划定了物理层所能争取到的余量上限。

SerDes IP/PHY 芯片

SerDes IP 是芯片内部高速串行接口的设计硬核，其均衡算法、时钟恢复架构、FEC 编解码器直接决定了可利用的链路余量窗口。

• 博通（Broadcom）：其 Tomahawk/Jericho 交换芯片系列及独立 PHY 产品内置的 SerDes 在高余量均衡与自适应训练方面积累深厚，设计诀窍（know-how）跨越数代速率。
• Marvell：Nova DSP 系列为 800G/1.6T 光模块提供关键余量优化，其级联 FEC 方案与长距均衡算法是数据中心互联升级的重要依赖。
• Credo：专攻长距、低功耗 AEC 与线卡 PHY 芯片，核心竞争力在于用数字算法从极端高损耗通道中“榨取”余量，其芯片被广泛应用于超大规模数据中心的机架内长距互联。
• Alphawave Semi：以 SerDes IP 授权模式切入市场，为定制芯片（如 AI ASIC）提供 112G/224G SerDes 硬核，其 IP 的链路余量表现直接决定客户定制芯片内部互联的距离与功耗边界。
• Synopsys/Cadence：作为 EDA 与 IP 巨头，提供广泛的 SerDes IP 组合，在先进制程（如 3nm/5nm）下优化 PVT（工艺/电压/温度）波动对余量的一致性影响。

PCB 材料与制造

板材的介质损耗因子（Df）与介电常数（Dk）的频率稳定性对高频损耗起决定性作用。

• 松下（Panasonic）：Megtron 系列板材（Megtron 6/7/8）是全球高速 PCB 的标杆，Megtron 8 在 56 GHz 处的 Df 可低至 0.002 以下[基于厂商公开资料]，已成为 224 Gbps 设计的默认选项。
• 台湾台耀/联茂、大陆生益科技：在高速板材领域加速追赶，部分高端产品方案已进入 112 Gbps 验证阶段，但公开资料未见其在 224 Gbps 大规模商用中的份额数据。
• PCB 制造商（如沪电股份、深南电路、TTM Technologies）的高纵横比钻孔精度、背钻（Backdrill）工艺能力，决定过孔残桩（Stub）引入的反射和损耗——一根未处理干净的过孔残桩可能在 28 GHz 以上频率吃掉 1~2 dB 宝贵余量。

连接器与电缆

连接器是链路中阻抗连续性最差的节点之一，其共模转换（SCD21）直接贡献串扰。

• Amphenol（安费诺）：在高性能背板连接器（如 ExaMAX、Paladin 系列）及 I/O 连接器方面处于领先，其 ExaMAX 2 代连接器针对 PAM4 的串扰抑制做了系统性优化。
• Molex：Impulse、NovaStac 等高速连接器方案覆盖 112 Gbps 及以上场景，在共模噪声抑制方面有专有结构设计。
• 乐荣（Lotes）：在服务器内部高速连接器领域具备一定份额，在 PCIe 5.0/6.0 连接器方面处于紧跟状态。
• AEC/AOC 厂商（安费诺旗下 Spectra7 与 Broadcom/Credo 合作供给 Retimer 芯片）是上游芯片与下游部署之间的桥梁。

测试测量设备

精确测量链路余量需要可溯源的标准设备。

• 是德科技（Keysight）：提供 VNA（矢量网络分析仪）用于 S 参数精确测量、BERT（误码仪）与实时示波器用于眼图和 BER 测量，其 M8199A 等 256 Gbps 任意波形发生器是 224G 研发的关键设备。
• 泰克（Tektronix）：实时示波器、BERT 与信号完整性分析软件组合为链路余量验证提供完整平台。

下游

下游是链路余量需求的“发源地”与最终“承担者”——其集群架构选择将需求逐级向上游传导。

超大规模数据中心运营商

• 北美云巨头（谷歌、微软、Meta、亚马逊 AWS）：AI 训练集群可容纳数万至数十万张 GPU，对节点间互联的距离、带宽与延迟提出严苛要求。这些厂商通常是新速率与新互联方案的“首吃螃蟹者”，其内部的数据中心网络架构（如自研交换机和背板规范）直接牵引链路余量技术的演进方向。
• 国内云厂商（阿里巴巴、腾讯、字节跳动、百度）：在 AI 训练集群部署上紧跟全球步伐，以采购而非自研为主要模式，因此更多通过 ODM/OEM 厂商向产业链释放需求，对高余量光模块、AEC 等的采买决策高度关注性价比与可靠性验证数据。

服务器/交换机系统商

• 英伟达（NVIDIA）：通过 Mellanox（现称 NVIDIA Networking）提供端到端的 InfiniBand 及 Spectrum 以太网交换方案。其 NVLink、NVSwitch 和 ConnectX 网卡系列定义了 GPU 间互连的专有协议与电气标准，链路的距离-余量权衡设计直接嵌入其系统参考架构。
• 思科（Cisco）：在高密度数据中心交换机（如 8000 系列）中，主链路板（背板或中板）的设计及板上 DSP/Retimer 的配置，是行业观察链路余量商业落地的窗口。
• 华为：自研 AI 芯片与相关互联架构（如昇腾系列），通过自研或定制 SerDes 连接芯片在内部闭环验证余量策略。公开资料未见其对第三方披露细节的 SerDes 余量参数。
• ODM 厂商（广达、纬颖、英业达等）：直接承接云厂商的服务器/交换机设计代工，依据上游芯片的参考设计实施 PCB 布局、板材选型和连接器选型，其工程能力对余量设计在实际生产中的一致性有关键影响。

AI 芯片设计公司

除英伟达外，Google（TPU 系列）、Amazon（Trainium/Inferentia）、AMD（Instinct 系列）等均在定制 AI 芯片中深度集成高速 SerDes 或专门设计的芯片间互联接口。这些芯片的基板（Substrate）设计与封装内的互联损耗（片上走线、硅中介层 TSV）成为新的余量争夺战场——在 2.5D/3D 先进封装内，互联距离被缩短到毫米级别，链路余量得以从传统 PCB 的数 dB 困境中“松绑”。

受益公司

以下分析基于公司产品矩阵在高速互联链路余量价值链中的卡位，不构成任何买卖或投资建议。公司财务状况、股价等需参考官方财报和证券市场公开信息。

第一梯队：DSP/SerDes 芯片平台

• 博通（Broadcom, AVGO）：2023 财年（截至于 2023 年 10 月）网络业务收入约 120 亿美元[源自博通官方年报]，其 SerDes 技术几乎贯穿所有速率代际，在高速交换与路由芯片市占率极高。随着 800G/1.6T 光模块及 224G 交换机的大规模部署，其高端 DSP 和 PHY 芯片的单端口价值量与出货量有望同步提升。
• Marvell（MRVL）：在数据中心 DSP 和 DCI（数据中心互联）PHY 领域具有显著份额，其 2024 财年的数据中心相关收入增长显著。Marvell 的 Nova 系列 DSP 被多家光模块厂商采用于 800G 设计中，对高性能链路余量的算法积累丰富。
• Credo（CRDO）：2023 财年收入约 1.84 亿美元[源自 Credo 官方年报]，其产品组合（AEC 线缆中的 Retimer PHY、线卡 PHY 芯片）高度聚焦于“从极端通道中榨取余量”。随着超大规模数据中心内部 AEC 对无源铜缆（DAC）的替代加速，Credo 的 AEC 相关芯片出货量与营收可见度增强。

第二梯队：连接器与材料

• 安费诺（Amphenol, APH）：全球高性能连接器龙头，2023 年全年净销售额约 125.5 亿美元[源自 Amphenol 官方年报]。其高速背板连接器和 AEC 方案（含利用 Credo 芯片的成品）在 AI 服务器与交换机中占据重要地位。链路的每一次速率翻倍，对连接器精度的要求均呈跃升，安费诺的高端连接器单价和毛利率因此有望受益。
• Molex（科氏工业集团旗下，未独立上市）：在 112G/224G PAM4 连接器及高密度背板方案上与安费诺直接竞争，技术路径相似。
• 松下（Panasonic, 6752.T）：Megtron 系列板材主导了高速 PCB 材料的选择。随着 224G PAM4 设计普及，Megtron 8 及更高等级板材的单位面积 ASP（平均售价）显著高于上一代，松下在高端 PCB 材料领域的盈利能力有望随需求增加而提升。

第三梯队：光模块与有源光缆

• 中际旭创（300308.SZ）：2023 年收入约 107 亿元人民币，其中 800G 光模块出货量快速增长[源自中际旭创 2023 年年度报告]。其光模块内部利用 DSP 进行链路余量恢复与信号重建，对外提供“清洗后”的余量。AI 集群对 800G 和未来 1.6T 的需求拉动其主营产品放量。
• 新易盛（300502.SZ）、Coherent（原 II-VI/Finisar）：同为高速光模块核心供应商，2023 年 800G 及更高带宽产品贡献逐步加大，受益于数据中心互联速率升级带来的模块价值量提升。

市场规模

以下数据源自权威第三方机构公开报告，公开资料未见来源的已注明“未见公开数据”。

光收发器市场（反映高速互联整体需求）

根据 LightCounting 2024 年 4 月发布的《光通信市场预测报告》：

• 2023 年全球光收发器市场规模约为 112 亿美元；
• 受 AI 集群部署对 800G 光模块的强劲需求推动，预计 2024 年市场规模将达约 148 亿美元，同比增长超 30%；
• 2028 年市场规模预计超过 220 亿美元，其中 800G 及以上速率产品占比将由 2023 年的不到 10% 提升至超过 60% [LightCounting, April 2024]。

高速光模块，特别是 800G/1.6T 产品，内部均需搭载高性能 DSP 以在链路余量极度压缩的背景下完成信号恢复，DSP 作为余量“增程器”的价值占比随速率提升而扩大。

Retimer/AEC 芯片市场

根据 650 Group 2023 年 10 月发布的《数据中心有源铜缆与 Retimer 市场报告》：

• 2023 年全球 AEC（含其内部 Retimer 芯片）市场收入估计约 3.5 亿美元；
• 预计 2027 年该市场规模将增长至约 18 亿美元，年复合增长率（CAGR）超过 50% [650 Group, October 2023]，驱动力正是 112G/224G PAM4 下无源铜缆（DAC）的链路余量已不足以支撑所需距离，迫使系统增加有源中继。

高速 PCB 板材市场

公开资料未见针对“224 Gbps 专用级别 PCB 板材（如 Megtron 8 及以上）”的独立市场规模数据。但从产业趋势推断：随着 AI 服务器和高速交换机主板/背板全面转向超低损耗板材，该类材料的单位面积价值量可较上一代提高 50%~100%。引用 Prismark Partners 2023 年的 PCB 产业报告，全球高频高速 PCB（含服务器与通信）市场规模约 80 亿美元，且高端份额正向少数材料与制造厂商集中。

上游 SerDes IP 市场规模

SerDes IP 市场不独立披露，与整个高速接口 IP 市场高度重叠。据 IPnest 2023 年发布的《半导体设计 IP 市场报告》，全球接口 IP 市场（含 SerDes、DDR、PCIe 控制器等）2022 年约为 13.7 亿美元，其中高速 SerDes IP 占据显著份额，伴随 AI 芯片定制化浪潮（自研 ASIC 大量采用 112G/224G SerDes 硬核），该细分市场预计在 2024-2027 年间保持较高两位数增速 [IPnest, 2023]。

玩家对比

以下对比聚焦于 DSP/SerDes 芯片、有源铜缆及连接器领域关键参与者的差异化特征，不构成任何价值判断或市场排名。数据点基于各公司公开披露或权威第三方分析，未交叉验证。

注：“链路余量相关的差异化能力”列基于公司技术白皮书和公开技术演讲内容的提炼，体现技术方向上的侧重，不构成性能的绝对比较。

风险

技术风险

• 224G PAM4 电信号的物理天花板：即使采用最优板材、最短走线和最强 DSP，224 Gbps PAM4 在 56 GHz 基频处的通道损耗是否还有足够可“压榨”的余量空间，目前业界尚无大规模商用验证数据。若最终无源方案无法取得正余量，系统将被迫全面转向 AEC/AOC 或 CPO，颠覆现有的无源互连产业链。
• FEC 延迟的不可逆代价：AI 训练的 AllReduce 通信对尾延迟极度敏感。即使 FEC 提供数 dB 的余量增益，其增加的几十到上百纳秒延迟可能被部分模型架构所拒绝，迫使系统在“带宽”与“延迟”之间做出对训练效率不友好的取舍。
• 多通道串扰的“黑箱”问题：单通道验证良好的链路，在与其他数百通道同时工作时，可能因电源同步开关噪声和密集电缆束的相干串扰产生显著的余量恶化。目前公开资料未见系统级多通道同步测试的有效通用标准，工程盲区较大。

市场与供应链风险

• DSP/Retimer 芯片供应集中度高：目前高性能 SerDes/DSP 的有效供给高度集中于博通、Marvell、Credo 等少数厂商。在 AI 需求高峰时，下游光模块和交换机厂商面临供货周期拉长的风险。公开资料显示，2023 年底至 2024 年上半年，800G 光模块 DSP 的交货周期曾有延长。
• CPO 技术的颠覆性替代风险：若 CPO 在 2026~2028 年实现规模量产，传统可插拔光模块与其内部 DSP 的“链路余量增效”逻辑将部分瓦解——当主链路损耗骤降到 -10 dB 以下，此前作为核心竞争力的高增益均衡和级联 FEC 价值将被重新评估，对相关公司的既有产品收入构成潜在的长期威胁。
• 标准分裂与互联互通风险：不同厂商的 SerDes 均衡训练算法和 FEC 方案若出现互操作性问题（尽管有 IEEE/OIF 标准，但具体实现细节仍有差异），可能导致构建的链路无法跨品牌工作，对超大规模数据中心的混合供应商部署构成管理负担。

误读纠偏

误读一：“链路余量就是发射功率减接收灵敏度，越大越好”

纠偏：若将链路余量简单等同于功率余量，而忽略噪声与串扰因素，会得出“功率开满即可”的危险结论。在高阶调制和密布线缆场景下，噪声和串扰常常超越功率衰减成为链路余量的主要杀手。不恰当的提升发射功率或预加重幅度，反而会加剧远端串扰（FEXT），让邻近通道的余量同步恶化。 所以链路余量是一个需要全系统（功率-无源-均衡-编码）协同优化的多维度指标。

误读二：“FEC 提供了那么多 dB 的编码增益，系统就可以像有相应余量一样自由部署”

纠偏：FEC 提供的编码增益是统计意义上的、针对随机独立误码的增益。现实中的很多误码是突发性的（burst error）——由电源毛刺、非稳态串扰尖峰、机械振动引起的周期性错误团簇。此时 FEC 纠错缓冲可能被瞬间击穿，即使在可用纠错范围内，这些突发误码也可能突破 FEC 的保护门槛，造成丢包和链路反复重启。再者，FEC 带来的延迟增加是硬性的，对同步训练通信构成实际成本。因此，不能将 FEC 增益无条件地视为可随意调度的“免费链路基金”。

最新事件

以下信息截至 2025 年 2 月，基于近一年来行业会议、公司公告及权威媒体报道梳理。

224 Gbps SerDes 从实验室走向产品验证（2024 年下半年）

• 在 2024 年的 DesignCon 大会上，多家厂商展示了基于 224 Gbps PAM4 的 SerDes 测试芯片或 FPGA 原型，并在极短距 PCB 走线上实现了误码率低于 1E-6 的链路建立。博通、Marvell 和 Alphawave Semi 均披露了其 224G SerDes 在 3nm/5nm 工艺下的部分实测链路余量数据，透露余量窗口约 1~3 dB（随通道损耗变化），印证了“边缘运行”的判断。
• Credo 在 2024 年 10 月宣布其基于 224G SerDes 的 AEC 方案样机在多通道同步工作时获得正余量，并计划于 2025 年向客户送样 [Credo 官方新闻稿，2024 年 10 月]。

1.6T 光模块（8×224G）进入验证与初期量产（2024 年二季度至今）

• 中际旭创、Coherent、新易盛等光模块厂商分别于 2024 年发布了 1.6T（8×224G）光模块样品。这些模块内部对 224G PAM4 电信号进行接收、均衡、时钟恢复和重新调制，极短距电信号链路的余量成为决定光模块功耗和发热的关键。
• Marvell 于 2024 年 3 月推出了 Nova 2 1.6T DSP，称其专为 224G PAM4 电通道设计，通过增强均衡与级联 FEC 可恢复 8 dB 以上的等效链路余量 [Marvell 官方新闻稿，2024 年 3 月]。

IEEE/OIF 针对 224G 标准的链路预算章节持续更新（2024 年至今）

• OIF（光互联论坛）在 2024 年持续完善 CEI-224G 实施协议，定义 224G PAM4 通道的插入损耗上限、串扰模板和 FEC 方案。公开草案显示，对于特定背板参考通道，总插损上限被暂定为 -40 dB @ 56 GHz，ICN 上限亦被严格量化 [OIF CEI-224G 草案公开信息]。
• IEEE P802.3dj 工作组（面向 200 Gbps/400 Gbps/800 Gbps/1.6 Tbps 以太网的物理层规范）在 2024 年多次召开会议讨论 224G 通道模型，余量分配的争论点集中在连接器串扰预算与板材 Df 容差上。工作组计划于 2025 年下半年完成标准初稿。

CPO 产业链加速布局（2024 年）

• 博通在 2024 年 3 月的投资者会议上披露，其 CPO 方案（将光学引擎与交换 ASIC 共封装）已向部分超大规模客户送样，目标是 51.2T 及以上交换容量场景。CPO 在将电链路损耗压缩至 -5~-10 dB 后，可将链路的原始余量提升 10~20 dB，从而大幅简化 DSP 均衡设计并降低功耗 [博通 2024 年投资者日公开材料]。
• 台积电（TSMC）于 2024 年宣布其 COUPE（紧凑通用光子引擎）平台将在 2025 年进入试产，基于 3D 堆叠的硅光子集成有望成为下一代 AI 芯片互联的余量“解药”。

跟踪指标

以下为持续跟踪链路余量相关产业变化的核心指标与信源：

高频实时跟踪

• 光模块厂商季度出货数据：中际旭创、Coherent、新易盛等的 800G/1.6T 产品出货量指引与毛利率变化，可反映高速 DSP/SerDes 余量技术的规模商用量。
• 博通/Marvell 的网络业务季度收入与 ASP（平均售价）趋势：其 DSP/PHY 芯片作为余量链条的“定价锚”，收入与 ASP 的变化折射出全行业对高端余量方案的需求弹性。
• **Amphenol/Molex 的高速连接器订单与