Link Margin

3 秒看懂

鏈路餘量（Link Margin） 是通訊接收端實際訊號質量超出最低可靠解調要求的那部分“安全緩衝”，以分貝（dB）度量。想像一下，它就像水管系統的富餘承壓能力——實際水壓減去管道剛好不破裂的壓力，剩下的就是安全空間。在數字通訊中，餘量越大，系統對抗通道劣化（導體損耗、介質損耗、串擾、溫度漂移）的能力越強；餘量若被耗盡，誤位元速率會陡升，鏈路隨即中斷甚至無法建立。

在 AI 算力互聯場景下，鏈路餘量是決定 GPU 間高速 SerDes（序列器/解串器）鏈路能否“跑得通”、需不需要啟用前向糾錯（FEC）、是否必須引入有源中繼晶片（Retimer）、以及系統功耗會增加多少的核心判據。簡單說：每 1 dB 餘量的得失，都在重新定義 AI 叢集的互聯架構與成本邊界。

3 分鐘產業解釋

AI 伺服器內部，GPU 之間通過 NVLink、PCIe 或專用互聯交換資料，外部則通過光模組/銅纜組成大規模叢集。這些鏈路正從 112 Gbps PAM4（四電平脈衝幅度調變）向 224 Gbps PAM4 全速演進，單通道奈奎斯特頻率高達 28 GHz 甚至 56 GHz。此時，PCB（印製電路板）走線、聯結器、線纜的損耗急劇增大，接收端眼圖幾近閉合——所謂“眼圖”，是示波器上疊加顯示的所有碼元波形，睜開的“眼睛”越大，訊號越清晰。在 10 Gbps 時代，鏈路餘量常高達十幾個 dB；到了 224 Gbps PAM4 時代，無源通道餘量被壓縮到僅有幾個 dB、甚至趨近於零。

產業上，鏈路餘量緊缺意味著系統必須在三條路徑中做選擇，而每一條都附帶代價：

啟用前向糾錯（FEC）：通過編碼冗餘“借來”額外的編碼增益（典型 6~8 dB），但代價是引入幾十到上百納秒的延遲。這對 AI 大型模型訓練中的 AllReduce 等緊耦合通訊極為敏感——數百納秒的額外延遲可能直接拖累訓練效率。
引入 Retimer/有源電纜（AEC）：在中途對訊號進行接收、恢復、重新發送，把一段長損耗鏈路切割成兩段健康鏈路。但這功耗和成本顯著增加——單顆高階 Retimer 晶片功耗可達 5~10 W 量級，一臺滿載 GPU 伺服器的互聯功耗因此飆升。
壓縮互聯距離：把銅纜從 3 米砍到 2 米甚至更短，逼迫機櫃版面配置重構，限制叢集規模的可擴充套件性。

因此，整個高速互聯產業鏈——DSP 晶片、高速 SerDes IP、PCB 材料、聯結器、電纜供應商——都在圍繞“用最小成本維持足夠鏈路餘量”展開競賽。鏈路餘量的變化，還直接牽動著 CPO（共封裝光學）等新技術何時拐入主流的時間表：當電訊號的物理極限無法再擠出餘量，光學互聯就不再是“錦上添花”，而是“唯一齣路”。

技術原理

餘量的物理本質——從眼圖到訊雜比

鏈路餘量最直觀的測量是接收端眼圖。對於 NRZ（不歸零碼，兩電平），只有一個“眼睛”，眼高與眼寬除以總噪聲與總抖動即得訊號完整性。PAM4 則有三個“眼睛”疊在一起，每個眼高約為總調變幅度的 1/3，僅調變方式本身，PAM4 就比同等擺幅的 NRZ 損失約 9.5 dB 的訊雜比——這是高階調變“天然的原罪”。

         NRZ 眼圖（單一判定閾值）            PAM4 眼圖（三重判定閾值）
     +--+      +--+                  +--+  +--+  +--+
     |  |      |  |                  |  |  |  |  |  |
  –––+  +––––––+  +–––            –––+  +––+  +––+  +–––
     高        低                   上眼  中眼  下眼
     眼高需 > 噪聲峰值+判決閾值不確定度    每個眼高僅約 1/3 總幅度，固有 SNR 損失 ≈ 9.5 dB

工程實踐中，更嚴謹的方式是基於訊雜比（SNR）餘量或誤位元速率（BER）餘量來度量，具體步驟如下：

測量實際 SNR：通過誤碼儀（BERT）測量整個鏈路在特定幀格式下的實際 BER（例如 1E-15 量級），或通過統計眼圖的 Q 因子反推等效 SNR；
確定目標 SNR：查閱所採用 FEC 的前向糾錯極限（如 KP4 FEC 可糾正輸入 BER 約 2.4E-4，對應特定 SNR 閾值），或直接取未編碼系統在目標 BER（如 1E-7）下所需的最小 SNR；
計算餘量：鏈路餘量（dB） = 當前 SNR（dB） - 目標 BER 所需最小 SNR（dB）。

對於 224 Gbps PAM4 系統，若不採用 FEC，目標 BER 可能需要低至 1E-7 以下，但藉助級聯 FEC（內碼加外碼的兩層糾錯）後，系統可容忍的原始 BER 可升至 1E-4 級別，相當於“借用”了約 6~8 dB 的淨編碼增益（NCG，Net Coding Gain）[基於 IEEE 802.3 與 OIF 典型規範]。

鏈路預算的數學模型

從系統級視角，鏈路餘量可表達為以下完整方程：

Link Margin (dB) = 發射端有效功率 (dBm) - 通道總損耗 (dB) - 由噪聲/串擾/反射引起的等效訊雜比懲罰 (dB) - 接收端在目標誤位元速率下的靈敏度 (dBm)

這一公式對應的工程分解如下表所示：

預算條目	物理來源	典型量級（112 Gbps PAM4 背板參考[基於 IEEE 802.3ck]）	設計最佳化手段
發射端有效功率	DAC 輸出 Vpp、預加重、封裝引線	約 +2~+5 dBm（經預加重後）	提升 DAC 線性度、最佳化預加重係數
通道總損耗	走線導體損耗、介質損耗、過孔、聯結器	-30~-35 dB @28 GHz（基頻）	更低 Df 板材、精簡過孔、優質聯結器
噪聲/串擾懲罰	FEXT/NEXT、PDN 同步開關噪聲、模式轉換	-2~-6 dB 等效 SNR 退化	差分對間距最佳化、PDN 去耦設計、聯結器共模抑制
接收機靈敏度	CTLE 噪聲係數、取樣器抖動、時鐘恢復	約 -10~-15 dBm（含均衡）	低噪聲 CTLE 設計、高精度時鐘恢復
最終鏈路餘量	上述各項的代數和	通常僅 1~3 dB（極緊張）	全鏈路協同最佳化

影響餘量的關鍵模組與引數

發射機（TX）

輸出差分擺幅（Vpp）與上升/下降時間（Tr/Tf）：擺幅越大訊號越強，但功耗和 EMI（電磁干擾）隨之攀升；過快的邊沿增加高頻分量，雖有利於通道均衡，但也會強化串擾。
預加重/去加重係數：通過預先增強高頻分量或抑制低頻分量來抵消通道損耗。適度預加重可改善接收端眼高，但過度預加重會引入過沖與額外電源噪聲，實際效果可能適得其反。

無源通道

完整的散射引數（S 引數）矩陣是評估無源通道的“全息圖”：插損（IL）直接吃掉訊號功率，回損（RL）表示阻抗不連續處的反射能量，模式轉換（差模-共模轉換）將緻密化 PCB 和聯結器中的非理想性量化為串擾與電磁輻射。
在 112 Gbps PAM4 長距離背板通道中，基頻（約 28 GHz）處的插損可達約 -35 dB，此時來自鄰近通道的遠端串擾（FEXT）和近端串擾（NEXT）疊加後，等效 SNR 退化可高達數 dB [參考 IEEE 802.3ck 標準通道規格]。

接收機（RX）：均衡的“雙刃劍”

CTLE（連續時間線性均衡器）提供高頻增益以補償通道滾降，但放大訊號的同時也會放大高頻噪聲。其增益-頻寬積由電路設計決定，過強的 CTLE 會直接拉高噪聲本底。
DFE（判決反饋均衡器）利用已判決位元來消除後標碼間干擾（ISI），訊號路徑不經過高頻放大器，因此不會放大噪聲，但它對判決錯誤的傳播效應（一個位元判錯可能汙染後續多個位元）和在 PAM4 下多電平反饋的複雜性，對設計提出嚴苛要求。

系統級噪聲：單通道測試測不到的秘密

電源分配網路（PDN）的紋波會通過驅動器供電耦合進訊號路徑，尤其在多通道同時翻轉時，同步開關噪聲（SSN）會顯著抬升所有通道的噪聲本底。這一效應在單通道“安靜”測試中往往被掩蓋，卻在多通道全速執行時集中爆發。
機箱內密集的風扇、電源模組產生機械振動和電磁干擾，進一步以週期性或突發性抖動（DJ）的形式侵蝕餘量。

關鍵引數

鏈路餘量並非單一的測量值，而是一組相互關聯的指標共同刻畫的“系統健康度”。以下是工程實踐中最重要的衡量維度。

插損（Insertion Loss, IL）與回損（Return Loss, RL）

插損（IL） 定義為從發射端傳輸到接收端時訊號功率的衰減量（dB），是鏈路中的最大單因子餘量消耗項。IL 的頻率依賴性（越高速率對應的基頻越高，損耗越大）直接制約了給定介質和距離下的速率上限。
回損（RL） 量化的是阻抗不連續處反射回發射端的能量。通孔、聯結器、線徑變化都是 RL 劣化的來源。嚴重的回損不僅浪費訊號能量，反射分量還會疊加在接收波形上形成額外的 ISI，惡化鏈路的等效 SNR。

通道串擾比 —— ICN 與 ICR

ICN（Integrated Crosstalk Noise，綜合串擾噪聲） 是 IEEE 802.3 規範中衡量接收端總串擾噪聲功率的綜合指標，將 FEXT、NEXT 及模式轉換噪聲通過指定頻率加權積分後獲得。ICN 必須低於規範規定的上限（例如 IEEE 802.3ck 的 112 Gbps 背板 ICN 限值），否則鏈路的“有用訊號/總串擾”比將直接跌破安全閾值。
ICR（Insertion Loss to Crosstalk Ratio，插損串擾比） 是同一通道插損與總串擾的比值，數值越高代表訊號純度越優。在 112 Gbps 及以上鍊路中，ICR 常成為比單純插損更關鍵的瓶頸——即使訊號夠強，被鄰近通道“吵死”也無法正常工作。

接收機靈敏度

接收機靈敏度指在給定 BER（如 1E-12 或 FEC 輸入限）下所需的最小入射訊號幅度（或光功率）。靈敏度取決於 CTLE/DFE 的噪聲係數、取樣鎖存器的判決不確定性以及時鐘恢復環路的抖動容忍度。隨著速率翻倍，接收機內部電路的工作頻寬也要翻倍，隨機噪聲功率譜密度積分範圍擴大，靈敏度天然惡化，進一步壓縮鏈路餘量。

眼高與眼寬

在時域，餘量的直觀體現就是眼圖“睜得多開”。一般為保障鏈路長期可靠執行，眼高需在規定的眼圖掩膜高度之上再留出一定比例的安全餘量（如 20%~30%）。任何使得眼高或眼寬收窄的因素——過強的 CTLE 過沖、阻抗不匹配的反射、電源紋波帶來的垂直閉合——都會直接轉化為鏈路餘量的減少。

FEC 淨編碼增益（NCG）

淨編碼增益（NCG）定義為：在給定輸出 BER 要求下，由於加入 FEC，系統對原始通道 SNR 需求降低的分貝數。典型的 KP4 FEC（如 RS-FEC(544,514)）可提供約 5~~7 dB 的 NCG，而級聯 FEC 方案（內碼加外碼）的 NCG 可達 6~~8 dB 甚至更高[基於 IEEE 802.3 與 OIF 規範公開引數]。需要注意的是，NCG 假設的是隨機分佈的獨立誤碼；當信道出現突發誤碼時，FEC 的實際糾錯能力會顯著下降，NCG 部分失效。

誤位元速率平台與突發誤碼

一個健康鏈路的 BER 隨 SNR 提升呈“瀑布曲線”式下降。但當存在非理想因素（如 DFE 錯誤傳播、串擾的週期性尖峰、電源毛刺）時，BER 可能不再隨 SNR 提升而無限下降，而是在某個量級“觸底”——這個“地板”就是誤位元速率平台。對於無損訓練網路（如 RoCEv2、InfiniBand），即使平均 BER 極低，偶發的突發誤碼若超出 FEC 緩衝能力，也會導致丟包和重傳，嚴重時觸發鏈路重建。因此鏈路餘量的設計目標不僅僅是降低平均 BER，更要消滅誤位元速率平台。

技術路線

鏈路餘量利用方式的代際演進

技術世代	主流速率	調變方式	典型通道損耗（基頻）	鏈路餘量特徵	FEC 依賴度	典型均衡方案	物理距離參考
10 Gbps 時代	10.3125 Gbps	NRZ	-10~-20 dB @5 GHz	寬鬆，通常 >10 dB	幾乎不依賴	簡單 CTLE	銅纜可達 10 米以上
25G/28G NRZ	25~28 Gbps	NRZ	-15~-25 dB @14 GHz	尚健康，5~10 dB	少數場景選配	CTLE+輕量 DFE	背板 1 米量級
56 Gbps PAM4	53.125 Gbps	PAM4	-20~-28 dB @14 GHz	緊張，需 FEC 提供等效 5~7 dB 增益	強制（RS-FEC）	CTLE+DFE+RS-FEC(544,514)	DAC ≤ 3 米
112 Gbps PAM4	106.25 Gbps	PAM4	-30~-35 dB @28 GHz	極度緊張，無 FEC 時餘量常 <2 dB 甚至為負	強制（級聯 FEC）	高增益自適應 DSP + 級聯 FEC	DAC < 2 米，AEC/AOC 更遠
224 Gbps PAM4	212.5 Gbps	PAM4	可達 >-40 dB @56 GHz	邊緣執行，無源方案近乎失敗	強制，且可能升級為更強碼型	下一代 DSP，可能引入 PAM6/PAM8 或聯合均衡	僅極短距銅或被迫有源光學
CPO 共封裝	112G/224G	PAM4/更高階	極低（通常 <-10 dB）	重新獲得大量餘量	可簡化或取消	輕型均衡或完全數字恢復	晶片到引擎（毫米級）

注：損耗與餘量數值受具體拓撲、板材型別（如 Megtron 6 vs Megtron 8）、聯結器精度影響懸殊，上表引用的是基於行業主流白皮書與標準草案的典型估測區間，未逐項對應具體產品規格。

對三大技術路線的研判

路線一：深挖電訊號潛力（112G→224G PAM4）

策略：採用更高精度的 PCB 板材（如 Megtron 8 及以上等級，Df 低於 0.002）、更優的聯結器（更低的差模-共模轉換）、以及更強大的 DSP（引入最大似然序列檢測或判決反饋均衡的增強變體），在現有 PAM4 電訊號體系內壓榨餘量。
侷限：物理定律（導體趨膚效應與介質極化耗散）不以人的意志為轉移。224 Gbps PAM4 在 56 GHz 基頻下的無源通道損耗可能徹底耗盡所有餘量預算，迫使“電”的路徑走向終點。

路線二：有源化（Retimer/AEC/AOC 的普及）

策略：將長距離無源鏈路切割為多段健康短鏈路，在中轉點由 Retimer 晶片“洗淨”再發送。AEC（有源銅纜）在纜端整合 Retimer 與均衡，外觀仍為銅纜但實為有源系統；AOC（有源光纜）則將電訊號轉為光訊號再轉回，徹底規避銅介質損耗。
侷限：每增加一個 Retimer 節點，單通道功耗增加 5~~10 W 量級，延遲增加 10~~50 ns。成本方面，AEC 較同等長度的 DAC 貴 3~5 倍，AOC 更甚。

路線三：光學化（CPO/光學 SerDes 的革命性躍遷）

策略：將光引擎直接與交換/計算晶片封裝在同一基板上（CPO），主鏈路從毫米級的基板走線代替米級的銅纜/光模組，損耗驟降，迴路餘量成倍恢復，DSP 複雜度可大幅簡化，功耗降低。
侷限：CPO 涉及晶片、光學、封裝的協同製造，產業供應鏈（雷射器、矽光晶片、光纖耦合）遠未成熟到可大規模量產的階段；維護性、可測試性（如何對已封裝的光引擎做故障排查與更換）仍是開放性難題。業界普遍預計 CPO 將在 2026~2028 年陸續進入高密度交換場景，但在 GPU 到網絡卡/交換器的大規模部署中尚需時日。

上游

上游環節定義了鏈路餘量的“源頭”——它們的材料和 IP 能力劃定了物理層所能爭取到的餘量上限。

SerDes IP/PHY 晶片

SerDes IP 是晶片內部高速序列介面的設計硬核，其均衡演算法、時鐘恢復架構、FEC 編解碼器直接決定了可利用的鏈路餘量視窗。

博通（Broadcom）：其 Tomahawk/Jericho 交換晶片系列及獨立 PHY 產品內建的 SerDes 在高餘量均衡與自適應訓練方面積累深厚，設計訣竅（know-how）跨越數代速率。
Marvell：Nova DSP 系列為 800G/1.6T 光模組提供關鍵餘量最佳化，其級聯 FEC 方案與長距均衡演算法是資料中心互聯升級的重要依賴。
Credo：專攻長距、低功耗 AEC 與線卡 PHY 晶片，核心競爭力在於用數字演算法從極端高損耗通道中“榨取”餘量，其晶片被廣泛應用於超大規模資料中心的機架內長距互聯。
Alphawave Semi：以 SerDes IP 授權模式切入市場，為定製晶片（如 AI ASIC）提供 112G/224G SerDes 硬核，其 IP 的鏈路餘量表現直接決定客戶定製晶片內部互聯的距離與功耗邊界。
Synopsys/Cadence：作為 EDA 與 IP 巨頭，提供廣泛的 SerDes IP 組合，在先進製程（如 3nm/5nm）下最佳化 PVT（工藝/電壓/溫度）波動對餘量的一致性影響。

PCB 材料與製造

板材的介質損耗因子（Df）與介電常數（Dk）的頻率穩定性對高頻損耗起決定性作用。

松下（Panasonic）：Megtron 系列板材（Megtron 6/7/8）是全球高速 PCB 的標杆，Megtron 8 在 56 GHz 處的 Df 可低至 0.002 以下[基於廠商公開資料]，已成為 224 Gbps 設計的預設選項。
臺灣台耀/聯茂、大陸生益科技：在高速板材領域加速追趕，部分高階產品方案已進入 112 Gbps 驗證階段，但公開資料未見其在 224 Gbps 大規模商用中的份額資料。
PCB 製造商（如滬電股份、深南電路、TTM Technologies）的高縱橫比鑽孔精度、背鑽（Backdrill）工藝能力，決定過孔殘樁（Stub）引入的反射和損耗——一根未處理乾淨的過孔殘樁可能在 28 GHz 以上頻率吃掉 1~2 dB 寶貴餘量。

聯結器與電纜

聯結器是鏈路中阻抗連續性最差的節點之一，其共模轉換（SCD21）直接貢獻串擾。

Amphenol（安費諾）：在高效能背板聯結器（如 ExaMAX、Paladin 系列）及 I/O 聯結器方面處於領先，其 ExaMAX 2 代聯結器針對 PAM4 的串擾抑制做了系統性最佳化。
Molex：Impulse、NovaStac 等高速聯結器方案覆蓋 112 Gbps 及以上場景，在共模噪聲抑制方面有專有結構設計。
樂榮（Lotes）：在伺服器內部高速聯結器領域具備一定份額，在 PCIe 5.0/6.0 聯結器方面處於緊跟狀態。
AEC/AOC 廠商（安費諾旗下 Spectra7 與 Broadcom/Credo 合作供給 Retimer 晶片）是上游晶片與下游部署之間的橋樑。

測試測量裝置

精確測量鏈路餘量需要可溯源的標準裝置。

是德科技（Keysight）：提供 VNA（向量網路分析儀）用於 S 引數精確測量、BERT（誤碼儀）與即時示波器用於眼圖和 BER 測量，其 M8199A 等 256 Gbps 任意波形發生器是 224G 研發的關鍵裝置。
泰克（Tektronix）：即時示波器、BERT 與訊號完整性分析軟體組合為鏈路餘量驗證提供完整平台。

下游

下游是鏈路餘量需求的“發源地”與最終“承擔者”——其叢集架構選擇將需求逐級向上遊傳導。

超大規模資料中心運營商

北美雲端巨頭（Google、微軟、Meta、亞馬遜 AWS）：AI 訓練叢集可容納數萬至數十萬張 GPU，對節點間互聯的距離、頻寬與延遲提出嚴苛要求。這些廠商通常是新速率與新互聯方案的“首吃螃蟹者”，其內部的資料中心網路架構（如自研交換器和背板規範）直接牽引鏈路餘量技術的演進方向。
國內雲端廠商（阿里巴巴、騰訊、字節跳動、百度）：在 AI 訓練叢集部署上緊跟全球步伐，以採購而非自研為主要模式，因此更多通過 ODM/OEM 廠商向產業鏈釋放需求，對高餘量光模組、AEC 等的採買決策高度關注價效比與可靠性驗證資料。

伺服器/交換器系統商

輝達（NVIDIA）：通過 Mellanox（現稱 NVIDIA Networking）提供端到端的 InfiniBand 及 Spectrum 乙太網路交換方案。其 NVLink、NVSwitch 和 ConnectX 網絡卡系列定義了 GPU 間互連的專有協議與電氣標準，鏈路的距離-餘量權衡設計直接嵌入其系統參考架構。
思科（Cisco）：在高密度資料中心交換器（如 8000 系列）中，主鏈路板（背板或中板）的設計及板上 DSP/Retimer 的配置，是行業觀察鏈路餘量商業落地的視窗。
華為：自研 AI 晶片與相關互聯架構（如昇騰系列），通過自研或定製 SerDes 連線晶片在內部閉環驗證餘量策略。公開資料未見其對第三方揭露細節的 SerDes 餘量引數。
ODM 廠商（廣達、緯穎、英業達等）：直接承接雲端廠商的伺服器/交換器設計代工，依據上游晶片的參考設計實施 PCB 版面配置、板材選型和聯結器選型，其工程能力對餘量設計在實際生產中的一致性有關鍵影響。

AI 晶片設計公司

除輝達外，Google（TPU 系列）、Amazon（Trainium/Inferentia）、AMD（Instinct 系列）等均在定製 AI 晶片中深度整合高速 SerDes 或專門設計的晶片間互聯介面。這些晶片的基板（Substrate）設計與封裝內的互聯損耗（片上走線、矽中介層 TSV）成為新的餘量爭奪戰場——在 2.5D/3D 先進封裝內，互聯距離被縮短到毫米級別，鏈路餘量得以從傳統 PCB 的數 dB 困境中“鬆綁”。

受益公司

以下分析基於公司產品矩陣在高速互聯鏈路餘量價值鏈中的卡位，不構成任何買賣或投資建議。公司財務狀況、股價等需參考官方財報和證券市場公開資訊。

第一梯隊：DSP/SerDes 晶片平台

博通（Broadcom, AVGO）：2023 財年（截至於 2023 年 10 月）網路業務營收約 120 億美元[源自博通官方年報]，其 SerDes 技術幾乎貫穿所有速率代際，在高速交換與路由晶片市佔率極高。隨著 800G/1.6T 光模組及 224G 交換器的大規模部署，其高階 DSP 和 PHY 晶片的單埠價值量與出貨量有望同步提升。
Marvell（MRVL）：在資料中心 DSP 和 DCI（資料中心互聯）PHY 領域具有顯著份額，其 2024 財年的資料中心相關營收增長顯著。Marvell 的 Nova 系列 DSP 被多家光模組廠商採用於 800G 設計中，對高效能鏈路餘量的演算法積累豐富。
Credo（CRDO）：2023 財年營收約 1.84 億美元[源自 Credo 官方年報]，其產品組合（AEC 線纜中的 Retimer PHY、線卡 PHY 晶片）高度聚焦於“從極端通道中榨取餘量”。隨著超大規模資料中心內部 AEC 對無源銅纜（DAC）的替代加速，Credo 的 AEC 相關晶片出貨量與營收可見度增強。

第二梯隊：聯結器與材料

安費諾（Amphenol, APH）：全球高效能聯結器龍頭，2023 年全年淨銷售額約 125.5 億美元[源自 Amphenol 官方年報]。其高速背板聯結器和 AEC 方案（含利用 Credo 晶片的成品）在 AI 伺服器與交換器中佔據重要地位。鏈路的每一次速率翻倍，對聯結器精度的要求均呈躍升，安費諾的高階聯結器單價和毛利率因此有望受益。
Molex（科氏工業集團旗下，未獨立上市）：在 112G/224G PAM4 聯結器及高密度背板方案上與安費諾直接競爭，技術路徑相似。
松下（Panasonic, 6752.T）：Megtron 系列板材主導了高速 PCB 材料的選擇。隨著 224G PAM4 設計普及，Megtron 8 及更高等級板材的單位面積 ASP（平均售價）顯著高於上一代，松下在高階 PCB 材料領域的盈利能力有望隨需求增加而提升。

第三梯隊：光模組與有源光纜

中際旭創（300308.SZ）：2023 年營收約 107 億元人民幣，其中 800G 光模組出貨量快速增長[源自中際旭創 2023 年年度報告]。其光模組內部利用 DSP 進行鏈路餘量恢復與訊號重建，對外提供“清洗後”的餘量。AI 叢集對 800G 和未來 1.6T 的需求拉動其主營產品放量。
新易盛（300502.SZ）、Coherent（原 II-VI/Finisar）：同為高速光模組核心供應商，2023 年 800G 及更高頻寬產品貢獻逐步加大，受益於資料中心互聯速率升級帶來的模組價值量提升。

市場規模

以下資料來源自權威第三方機構公開報告，公開資料未見來源的已註明“未見公開資料”。

光收發器市場（反映高速互聯整體需求）

根據 LightCounting 2024 年 4 月釋出的《光通訊市場預測報告》：

2023 年全球光收發器市場規模約為 112 億美元；
受 AI 叢集部署對 800G 光模組的強勁需求推動，預計 2024 年市場規模將達約 148 億美元，年增率增長超 30%；
2028 年市場規模預計超過 220 億美元，其中 800G 及以上速率產品佔比將由 2023 年的不到 10% 提升至超過 60% [LightCounting, April 2024]。

高速光模組，特別是 800G/1.6T 產品，內部均需搭載高效能 DSP 以在鏈路餘量極度壓縮的背景下完成訊號恢復，DSP 作為餘量“增程器”的價值佔比隨速率提升而擴大。

Retimer/AEC 晶片市場

根據 650 Group 2023 年 10 月釋出的《資料中心有源銅纜與 Retimer 市場報告》：

2023 年全球 AEC（含其內部 Retimer 晶片）市場營收估計約 3.5 億美元；
預計 2027 年該市場規模將增長至約 18 億美元，年複合增長率（CAGR）超過 50% [650 Group, October 2023]，驅動力正是 112G/224G PAM4 下無源銅纜（DAC）的鏈路餘量已不足以支撐所需距離，迫使系統增加有源中繼。

高速 PCB 板材市場

公開資料未見針對“224 Gbps 專用級別 PCB 板材（如 Megtron 8 及以上）”的獨立市場規模資料。但從產業趨勢推斷：隨著 AI 伺服器和高速交換器主機板/背板全面轉向超低損耗板材，該類材料的單位面積價值量可較上一代提高 50%~100%。引用 Prismark Partners 2023 年的 PCB 產業報告，全球高頻高速 PCB（含伺服器與通訊）市場規模約 80 億美元，且高階份額正向少數材料與製造廠商集中。

上游 SerDes IP 市場規模

SerDes IP 市場不獨立揭露，與整個高速介面 IP 市場高度重疊。據 IPnest 2023 年釋出的《半導體設計 IP 市場報告》，全球介面 IP 市場（含 SerDes、DDR、PCIe 控制器等）2022 年約為 13.7 億美元，其中高速 SerDes IP 佔據顯著份額，伴隨 AI 晶片定製化浪潮（自研 ASIC 大量採用 112G/224G SerDes 硬核），該細分市場預計在 2024-2027 年間保持較高兩位數增速 [IPnest, 2023]。

玩家對比

以下對比聚焦於 DSP/SerDes 晶片、有源銅纜及聯結器領域關鍵參與者的差異化特徵，不構成任何價值判斷或市場排名。資料點基於各公司公開揭露或權威第三方分析，未交叉驗證。

公司	核心賽道	鏈路餘量相關的差異化能力	關鍵產品/應用場景	主要客戶/應用領域
博通（AVGO）	交換晶片及 SerDes IP	超長 FEC 編碼增益+自適應均衡演算法，多代速率工程積累	Tomahawk 5/Jericho 3 交換晶片，獨立 DSP PHY	雲端巨頭交換器，800G 光模組
Marvell（MRVL）	光模組 DSP 與 DCI PHY	級聯 FEC 與長距均衡，業界首批 1.6T DSP 樣片	Nova 2 DSP（1.6T），Alaska PHY	光模組廠商（中際旭創等）
Credo（CRDO）	AEC Retimer/線卡 PHY	專攻極端通道、低功耗數字均衡，以“無中繼長距銅”為賣點	HiWire AEC，Black Hawk PHY	超大規模資料中心內部互聯
安費諾（APH）	聯結器與 AEC	高階聯結器（低共模轉換）+整合 AEC 方案（含第三方 Retimer）	ExaMAX 2 聯結器，AEC 成品線纜	AI 伺服器/交換器 OEM
Alphawave Semi	SerDes IP 授權	支援 PAM4/PAM6 多模式均衡，在 224G 及更高速IP上有版面配置	112G/224G SerDes IP 硬核	定製 AI 晶片（ASIC）設計公司

注：“鏈路餘量相關的差異化能力”列基於公司技術白皮書和公開技術演講內容的提煉，體現技術方向上的側重，不構成效能的絕對比較。

風險

技術風險

224G PAM4 電訊號的物理天花板：即使採用最優板材、最短走線和最強 DSP，224 Gbps PAM4 在 56 GHz 基頻處的通道損耗是否還有足夠可“壓榨”的餘量空間，目前業界尚無大規模商用驗證資料。若最終無源方案無法取得正餘量，系統將被迫全面轉向 AEC/AOC 或 CPO，顛覆現有的無源互連產業鏈。
FEC 延遲的不可逆代價：AI 訓練的 AllReduce 通訊對尾延遲極度敏感。即使 FEC 提供數 dB 的餘量增益，其增加的幾十到上百納秒延遲可能被部分模型架構所拒絕，迫使系統在“頻寬”與“延遲”之間做出對訓練效率不友好的取捨。
多通道串擾的“黑箱”問題：單通道驗證良好的鏈路，在與其他數百通道同時工作時，可能因電源同步開關噪聲和密集電纜束的相干串擾產生顯著的餘量惡化。目前公開資料未見系統級多通道同步測試的有效通用標準，工程盲區較大。

市場與供應鏈風險

DSP/Retimer 晶片供應集中度高：目前高效能 SerDes/DSP 的有效供給高度集中於博通、Marvell、Credo 等少數廠商。在 AI 需求高峰時，下游光模組和交換器廠商面臨供貨週期拉長的風險。公開資料顯示，2023 年底至 2024 年上半年，800G 光模組 DSP 的交貨週期曾有延長。
CPO 技術的顛覆性替代風險：若 CPO 在 2026~2028 年實現規模量產，傳統可插拔光模組與其內部 DSP 的“鏈路餘量增效”邏輯將部分瓦解——當主鏈路損耗驟降到 -10 dB 以下，此前作為核心競爭力的高增益均衡和級聯 FEC 價值將被重新評估，對相關公司的既有產品營收構成潛在的長期威脅。
標準分裂與互聯互通風險：不同廠商的 SerDes 均衡訓練演算法和 FEC 方案若出現互操作性問題（儘管有 IEEE/OIF 標準，但具體實現細節仍有差異），可能導致建置的鏈路無法跨品牌工作，對超大規模資料中心的混合供應商部署構成管理負擔。

誤讀糾偏

誤讀一：“鏈路餘量就是發射功率減接收靈敏度，越大越好”

糾偏：若將鏈路餘量簡單等同於功率餘量，而忽略噪聲與串擾因素，會得出“功率開滿即可”的危險結論。在高階調變和密佈線纜場景下，噪聲和串擾常常超越功率衰減成為鏈路餘量的主要殺手。不恰當的提升發射功率或預加重幅度，反而會加劇遠端串擾（FEXT），讓鄰近通道的餘量同步惡化。 所以鏈路餘量是一個需要全系統（功率-無源-均衡-編碼）協同最佳化的多維度指標。

誤讀二：“FEC 提供了那麼多 dB 的編碼增益，系統就可以像有相應餘量一樣自由部署”

糾偏：FEC 提供的編碼增益是統計意義上的、針對隨機獨立誤碼的增益。現實中的很多誤碼是突發性的（burst error）——由電源毛刺、非穩態串擾尖峰、機械振動引起的週期性錯誤團簇。此時 FEC 糾錯緩衝可能被瞬間擊穿，即使在可用糾錯範圍內，這些突發誤碼也可能突破 FEC 的保護門檻，造成丟包和鏈路反覆重啟。再者，FEC 帶來的延遲增加是硬性的，對同步訓練通訊構成實際成本。因此，不能將 FEC 增益無條件地視為可隨意排程的“免費鏈路基金”。

追蹤指標

以下為持續追蹤鏈路餘量相關產業變化的核心指標與信源：

高頻即時追蹤

光模組廠商季度出貨資料：中際旭創、Coherent、新易盛等的 800G/1.6T 產品出貨量展望與毛利率變化，可反映高速 DSP/SerDes 餘量技術的規模商用量。
博通/Marvell 的網路業務季度營收與 ASP（平均售價）趨勢：其 DSP/PHY 晶片作為餘量鏈條的“定價錨”，營收與 ASP 的變化折射出全行業對高階餘量方案的需求彈性。
**Amphenol/Molex 的高速聯結器訂單與