多芯片模组（MCM, Multi-Chip Module）

3 秒看懂

一句话：把多颗小芯片（chiplet）装在同一块封装基板上，通过高密度互连”拼”成一颗大芯片的等效体。 核心价值——绕开单一超大芯片的良率天花板与光刻面积极限，用”封装密度”换”制造可行性”。

3 分钟产业解释

为什么需要 MCM？

摩尔定律逼近物理极限时，单颗芯片的面积越来越大。面积越大 → 缺陷命中概率指数上升 → 良率暴跌 → 成本飙升。MCM 的核心思路是：不做一颗 800 mm² 的巨无霸 die，而是做 4 颗 200 mm² 的小 die，再封装在一起。

小 die 良率高、成本可控、且不同 die 可以用不同制程节点（异构集成），例如逻辑 die 用先进节点、I/O die 用成熟节点、HBM 用专用 DRAM 工艺。

产业现状概览

维度	现状（定性）
CPU 领域	AMD EPYC 服务器处理器是 MCM/chiplet 架构的标杆，以 Zen 系列为代表
GPU 领域	NVIDIA 最新一代数据中心 GPU 已采用多 die 设计；AMD Instinct 系列同样走 chiplet 路线
AI 加速器	业界多款 AI 芯片已采用多 die 或 2.5D 封装方案集成 HBM
封装平台	TSMC CoWoS、Intel EMIB/Foveros、Samsung I-Cube 等均为 MCM 所依赖的先进封装基础设施
标准生态	UCIe（Universal Chiplet Interconnect Express）联盟推动 die-to-die 接口标准化

15 分钟专家深入

核心架构范式

MCM 并非单一技术，而是一组封装拓扑的统称。从基板类型与互连结构看，当前主流方案可分三大类：

1. 有机基板 MCM（Organic Substrate MCM）

最传统、成本最低的 MCM 形式
多颗 die 直接焊装在有机封装基板（如 ABF 基板）上
互连密度和带宽相对有限，但成熟可靠
典型应用：早期 AMD EPYC（Naples/Rome）、部分网络芯片

2. 硅中介层 MCM / 2.5D 封装（Silicon Interposer）

在 die 与有机基板之间插入一层硅中介层（silicon interposer）
硅中介层上通过先进光刻实现超高密度再布线层（RDL），die-to-die 互连密度远超有机基板
典型平台：TSMC CoWoS-S（Chip-on-Wafer-on-Substrate - Silicon interposer）
适合需要大带宽的场景：GPU + HBM 集成、AI 加速器

3. 嵌入式桥接（Embedded Bridge / Local Silicon Interconnect）

不用完整硅中介层，而是把小型硅桥片嵌入有机基板中，仅在 die 之间需要互连的区域局部使用硅互连
典型平台：Intel EMIB（Embedded Multi-die Interconnect Bridge）、Apple UltraFusion（基于台积电 InFO-LSI 技术）
平衡了成本与互连密度——比全硅中介层便宜，比纯有机基板密度高

┌─────────────────────────────────────────────────────┐
│              MCM 封装拓扑分类（概念图）                │
│                                                     │
│  ┌──────┐ ┌──────┐      ┌──────┐ ┌──────┐          │
│  │ Die A│ │ Die B│      │ Die A│ │ Die B│          │
│  └──┬───┘ └───┬──┘      └──┬───┘ └───┬──┘          │
│     │  有机基板  │          │ ▓▓桥片▓▓ │           │
│     └──────────┘          └─────────┘              │
│     有机基板 MCM            嵌入桥接 MCM             │
│                                                     │
│       ┌──────┐ ┌──────┐ ┌──────┐                   │
│       │ Die A│ │ HBM  │ │ Die B│                   │
│       └──┬───┘ └───┬──┘ └──┬───┘                   │
│          │  硅中介层  │                             │
│          └──────────┘                              │
│          2.5D 硅中介层 MCM                           │
└─────────────────────────────────────────────────────┘

关键技术参数（定性 + 有限定量）

参数	有机基板 MCM	嵌入桥接 MCM	2.5D 硅中介层 MCM
Die-to-Die 互连密度	低	中-高	高
互连带宽（相对量级）	中等	高	很高
封装尺寸上限	较大（可达 reticle 以上）	较大	受限于中介层制造良率（当前约 ~2.5x reticle 可用区域，具体取决于厂商工艺）[供应链估算]
成本	低	中	高（硅中介层需额外晶圆+光刻步骤）
HBM 集成能力	难（带宽不够）	可行但受限	主流方案（HBM 通过微凸块焊在中介层上）
典型代表	早期 EPYC	Intel EMIB、Apple UltraFusion	TSMC CoWoS-S

Die-to-Die 互连接口：MCM 的”神经系统”

MCM 的性能上限取决于 die 之间的互连。主流 die-to-die 接口类型：

并行接口（Parallel D2D）：大量短距离并行走线，延迟低、能效高，但需要硅中介层或桥接提供高密度走线。适用于 2.5D 封装场景。
串行接口（SerDes-based D2D）：复用高速 SerDes IP，走线少、对封装基板要求低，但功耗和延迟相对较高。常见于有机基板 MCM。
UCIe（Universal Chiplet Interconnect Express）：2022 年由 Intel、AMD、ARM、台积电等联合推出的开放标准，目标是统一 die-to-die 物理层与协议层，让不同厂商的 chiplet 可互操作。UCIe 定义了标准封装和先进封装两种模式，先进封装模式的线密度和能效显著优于标准封装模式。

与”先进封装”概念的关系

MCM 是一个较宽泛的封装拓扑概念，而”先进封装”（如 CoWoS、InFO、Foveros 等）是具体的工艺平台。两者的关系：

先进封装工艺平台 ──可实现──→ MCM（2.5D 拓扑）
                           → 3D 堆叠（如 HBM）
                           → Fan-Out 封装（如 InFO）
                           → 其他拓扑

MCM 也可以用非先进封装工艺实现（如传统有机基板），只是互连密度受限。

技术原理

1. 良率经济学：MCM 存在的根本原因

假设晶圆缺陷密度为 D₀（defects/cm²），die 面积为 A：

良率 Y ≈ (1 + D₀ · A / 4)^(-4)    （负二项模型，简化近似）

Die 面积	假设 D₀ = 0.1/cm² 时估算良率
100 mm²	~90% [粗估]
200 mm²	~80% [粗估]
400 mm²	~60% [粗估]
800 mm²	~48% [粗估]

核心洞察：面积翻倍 ≠ 良率减半，但面积越大良率衰减越陡。MCM 将大 die 拆成多个小 die，每个小 die 良率高，组装后整体有效良率远高于单颗大 die。

2. 互连物理：为什么 die-to-die 比 die 内部慢

┌─────────────────────────────────────────────┐
│  Die 内部 vs Die-to-Die 互连对比             │
│                                             │
│  Die 内部（片上网络 NoC）：                    │
│    - 金属层互连，线宽 ~数十 nm                 │
│    - 延迟：亚 ns 量级                         │
│    - 能效：~pJ/bit                           │
│    - 密度：极高                               │
│                                             │
│  Die-to-Die（封装互连）：                      │
│    - 微凸块/Cu-Cu 混合键合，间距 ~数十 μm      │
│    - 延迟：低 ns 量级                         │
│    - 能效：~pJ/bit（先进封装）至 ~mJ/Gbit（有机基板SerDes）│
│    - 密度：远低于片上，但远高于 PCB 板级        │
│                                             │
│  关键差距：片上金属 pitch ~50nm               │
│           微凸块 pitch ~40-55μm（[供应链估算]） │
│           → 差约 1000 倍                      │
│           → 需要宽总线或高频率补偿              │
└─────────────────────────────────────────────┘

Moore’s Law for Packaging（封装版摩尔定律）：封装互连密度每代也在提升——从 μm 级焊球 → 数十 μm pitch 微凸块 → 未来 Cu-Cu 混合键合（hybrid bonding，间距可望达个位数 μm），但追赶速度远慢于晶体管缩放。

3. 热管理挑战

MCM 集成使功率密度管理更复杂：

多颗 die 紧密排列，热耦合效应显著（一颗 die 发热影响邻居）
硅中介层本身也是热阻路径
HBM 紧邻逻辑 die 时，HBM 对温度敏感（DRAM 需低温工作），与高功耗逻辑 die 的热矛盾加剧
需要热仿真驱动的 die 排布（floorplan co-optimization）

4. 信号与电源完整性

硅中介层上的互连线间距小、串扰需精细建模
电源传输网络（PDN）需跨 die 设计，IR drop 分析更复杂
多 die 系统的时钟分布与同步是架构挑战

技术演进史

时间段	里程碑事件	意义
1990s	早期 MCM 用于军事/航天（MCM-D、MCM-L、MCM-C 分类）	概念确立，但成本极高，限于高可靠场景
~2017	AMD 推出第一代 EPYC（Naples），采用多 die 有机基板 MCM	x86 服务器 CPU 首次大规模 chiplet 化，商业模式验证
~2019	AMD EPYC Rome（Zen 2）：9 个 chiplet（8 CCD + 1 IOD，IOD 用 12nm，CCD 用 7nm）	异构集成 + MCM 的商业成功典范
~2022	Apple M1 Ultra 通过 UltraFusion 连接两颗 M1 Max die	消费级 SoC 级 MCM，采用局部硅桥技术用于高性能消费产品
~2022	UCIe 1.0 标准发布	行业首次在 die-to-die 接口层面达成开放标准共识
~2023-2024	NVIDIA Blackwell 架构采用多 die 设计；AMD MI300 系列（3D 混合封装 + chiplet）	AI 时代 MCM 从”可选”变为”刚需”
~2025+	UCIe 2.0 迭代；玻璃基板（glass substrate）、Cu-Cu 混合键合间距进一步缩小	下一代封装技术探索中 [行业预期]

技术路线对比

维度	单片大 die（Monolithic）	MCM 有机基板	MCM 2.5D 硅中介层	MCM 嵌入桥接
Die 良率	低（大面积）	高（小 die）	高	高
D2D 带宽	N/A（片内）	中	极高	高
D2D 能效	N/A	一般	优秀	较好
封装成本	中（单封装简单）	低-中	高（中介层晶圆成本）	中
面积可扩展性	受光罩/reticle 限制	好（可堆叠更多 die）	受中介层面积限制	好
异构集成	难（必须同工艺）	易	易	易
HBM 集成	不适用	不实用	主流	可行
软件可见性	对 OS 透明	可能需要 NUMA 感知	取决于架构设计	取决于架构设计
代表产品	传统 CPU/GPU	AMD EPYC Naples/Rome	NVIDIA 数据中心 GPU（HBM集成）、MI300	Intel EMIB 产品、Apple M1 Ultra

⚠️ 表中带宽、能效等为定性相对排序，非精确数值。具体代际差异取决于厂商工艺节点与封装技术选择。

上下游

上游供应链

环节	关键玩家	说明
先进封装代工	台积电（CoWoS/InFO）、日月光（ASE/SPIL）、安靠（Amkor）、力成	CoWoS 产能是 AI 芯片瓶颈之一
有机封装基板	Ibiden、Shinko Electric、味之素（ABF 薄膜）、AT&S	ABF 薄膜供应曾高度紧张
EDA 工具	Cadence、Synopsys、Siemens EDA	多 die 协同设计需要跨 die 物理验证与热仿真工具
测试	日月光、Amkor、Teradyne	Known Good Die（KGD）测试是 MCM 成本与良率的关键——每颗 die 必须在封装前验证为良品
硅中介层制造	台积电、联电、GlobalFoundries	中介层本身也是一片晶圆，需要光刻产能
玻璃基板（新兴）	Intel（公开表态研发方向）、三星、DNP 等	玻璃基板平整度高、热膨胀系数匹配好，被认为可能是下一代中介层/基板材料 [行业探索]

下游应用

应用领域	MCM 渗透率	驱动力
数据中心 CPU	高（已成主流）	核心数扩展 + 成本优化
数据中心 GPU / AI 加速器	高且在加速	HBM 集成刚需 + die 面积超过 reticle 限制
消费级 PC CPU	中-高	AMD Ryzen 采用 chiplet，Intel 也在推进
消费级手机 SoC	低	功耗/面积约束严格，单片集成仍有优势
网络/交换芯片	中	端口数增长驱动
汽车	低（正在增长）	异构集成（传感器+处理+存储）的长期需求

关键指标

评估 MCM 方案时，技术决策者关注的核心指标：

指标	含义	为什么重要
D2D 互连带宽	每条链路或总聚合的 die-to-die 数据速率	决定”拼”出来的芯片性能能否逼近”真”单片芯片
D2D 互连能效	每传输一比特消耗的能量（pJ/bit）	AI 推理场景下功耗敏感，低效互连直接吃掉 TDP 预算
D2D 互连延迟	跨 die 通信的附加延迟	对一致性缓存（cache coherence）和内存访问影响显著
封装互连密度	每 mm 可用互连线数或每 mm² bump 数	决定可并行传输的总线宽度
Known Good Die 率	封装前每颗 die 经测试确认合格的比例	KGD 率低 → 封装后发现坏 die → 整个模组报废 → 成本飙升
封装良率	整个 MCM 封装工序的合格率	微凸块焊接、中介层 RDL 良率等
总拥有成本（封装成本占芯片总成本比）	封装在整体芯片成本中的占比	2.5D 硅中介层方案中封装成本可显著增长 [行业估算]
功率密度与热阻	热设计功耗 / 散热路径热阻	MCM 的热管理比单片更复杂

供需与市场数据

⚠️ 本次搜索未获取到最新市场数据（检索失败），以下为行业公开报告中的估算方向，非精确值。

定性趋势：

先进封装市场规模：多家行业分析机构（如 Yole Intelligence、TechInsights）持续上修先进封装市场预测，AI 需求是核心驱动。先进封装市场增速显著快于传统封装。
CoWoS 产能瓶颈：台积电 CoWoS 产能在 2023-2024 年持续紧张，被认为是制约高端 AI GPU 出货的关键瓶颈之一。台积电持续扩产。
有机基板供应：ABF 基板在 2021-2022 年经历供应紧张，虽已缓解但高层数基板的产能仍需持续投资。
chiplet 模组中封装成本占比：对于采用 2.5D 硅中介层 + HBM 的高端 AI 芯片，封装成本（含中介层、微凸块、测试等）在总芯片成本中占比显著上升——业界估算可达两位数百分比甚至更高 [供应链估算]。

代表公司与资本映射

MCM 架构设计层面

公司	MCM 路线	投资映射逻辑
AMD	有机基板 MCM（EPYC、Ryzen）+ 3D V-Cache + MI300 系列混合封装	chiplet 化最激进的 x86 厂商，CPU + GPU 双线 MCM
Intel	EMIB 桥接 + Foveros 3D 堆叠 + 未来玻璃基板探索	IDM 模式下封装自研，差异化的桥接方案
NVIDIA	最新数据中心 GPU 采用多 die 设计 + CoWoS 封装	AI 算力需求推动的 MCM 需求核心受益方
Apple	UltraFusion（M1 Ultra、M2 Ultra）	消费级高性能 MCM 标杆

封装代工层面

公司	角色	投资映射逻辑
台积电（TSMC）	CoWoS/InFO 产能是 AI 芯片封装核心瓶颈	先进封装产能即算力产能
日月光（ASE）	全球最大封装代工厂，CoWoS-like 能力在建	传统封测龙头向先进封装升级
安靠（Amkor）	先进封装产能扩张	美国本土先进封装产能受益方

材料与设备

公司/类型	角色
味之素（Ajinomoto）	ABF 薄膜几乎垄断供应商（用于高层数有机基板核心绝缘层）
Disco	晶圆切割/减薄设备
Kulicke & Soffa（K&S）	微凸块/键合设备
Cadence / Synopsys	多 die 系统级 EDA（跨 die 物理验证、热仿真）

投资逻辑

核心论点

MCM 是”后摩尔定律”时代算力扩展的核心路径：当单 die 面积无法继续增长时，MCM 是唯一可量产的大规模算力扩展方案。AI 推理/训练对算力的需求仍在指数增长，MCM 渗透率将持续提升。
封装价值量提升 = 产业链价值重估：从传统封装（低附加值）到先进封装（高附加值），封装环节在芯片总成本中的占比上升。封装代工、封装基板、ABF 薄膜、键合设备等环节均受益。
产能约束 = 定价权：先进封装（尤其 CoWoS）产能建设周期长、资本投入大，短期供需错配带来溢价能力。
UCIe 标准化 → chiplet 生态 → 降低 MCM 设计门槛：标准化后，更多中小芯片公司也能用 MCM 方案，扩大市场。

风险因素

封装技术迭代快：当前主流 2.5D 方案可能被未来 3D 堆叠或新型互连技术部分替代
良率与成本：封装良率是 MCM 经济性的命门，良率不达预期则成本优势消失
热管理瓶颈：MCM 的热耦合问题可能限制高功耗 die 的集成密度
标准化进程的不确定性：UCIe 能否真正实现跨厂商 chiplet 互操作尚待验证

常见误读纠偏

❌ 误读 1：“MCM = 先进封装”

纠正：MCM 是一种封装拓扑/架构概念（多芯片装在一块模组上），先进封装是一种工艺平台。MCM 可以用传统有机基板实现（不算”先进封装”），也可以用先进封装工艺（如 CoWoS）实现。两者有交集但不等价。

❌ 误读 2：“MCM 一定比单片芯片便宜”

纠正：MCM 的经济性取决于多个因素——封装良率、KGD 测试成本、封装基板/中介层成本、互连带来的性能折损等。在 die 面积足够小、封装工艺足够成熟时，MCM 的成本优势明显；但在需要 2.5D 硅中介层 + 大量 HBM 时，封装成本本身可能非常可观。MCM 的核心优势是”让不可能的面积变得可能”，而非绝对更便宜。

❌ 误读 3：“chiplet 就是 MCM”

纠正：Chiplet 是指被设计为可组合使用的单颗小 die（设计概念），MCM 是把这些 chiplet 装在一块基板上的封装方法（制造概念）。Chiplet 也可以通过 3D 堆叠、Fan-Out 等其他封装方式集成，不一定走 MCM 路线。不过在日常用语中两者经常混用。

❌ 误读 4：“Die-to-Die 互连带宽接近片上带宽，所以 MCM 性能损失可忽略”

纠正：虽然先进封装的 D2D 带宽在持续提升，但与片上 NoC 带宽仍有差距，尤其是延迟方面。跨 die 访问的延迟可能数倍于片上访问，在延迟敏感的工作负载（如稀疏矩阵运算、图计算）中影响不可忽略。架构设计必须通过缓存一致性协议、数据局部性优化等手段来缓解。

学习路径

入门

阅读 AnandTech / WikiChip 的 AMD EPYC 架构分析（chiplet 架构设计决策的优秀案例）
观看 ISSCC / Hot Chips 相关 keynotes（搜索 “chiplet” “MCM” “multi-chip module”）

进阶

UCIe Consortium 白皮书 → 理解 die-to-die 接口标准
TSMC 技术论坛公开资料 → 了解 CoWoS/InFO 等先进封装平台的定位
IEEE ECTC（Electronic Components and Technology Conference）论文 → 前沿封装互连技术

专家

阅读 ISSCC 中关于 chiplet 互连的学术论文（带宽、能效、延迟的实测数据）
研究 Intel Foveros / EMIB 技术白皮书
关注 Cadence / Synopsys 的多 die 设计流程文档（physical-aware partition、cross-die timing closure）

一句话总结

MCM 是后摩尔时代用”封装密度”突破”光刻面积极限”的核心路径——它不解决晶体管缩放问题，而是通过把多颗小芯片高密度拼接，让系统级算力继续扩展；其经济性和性能上限取决于 die-to-die 互连技术、封装良率和热管理的持续演进。

延伸阅读与来源

UCIe Consortium 官方规范：https://www.uciexpress.org/
IEEE ECTC 会议论文集（每年汇集先进封装前沿研究）
TSMC Technology Symposium 公开演讲资料
ISSCC / Hot Chips 会议中 chiplet 相关 session
Yole Intelligence《Advanced Packaging Market Monitor》系列报告（市场数据参考）
AMD / Intel / NVIDIA 官方技术博客与架构白皮书（产品架构参考）
WikiChip / SemiEngineering 等行业媒体的 MCM/chiplet 专题分析

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