多晶片模組（MCM, Multi-Chip Module）

3 秒看懂

一句話：把多顆小晶片（chiplet）裝在同一塊封裝基板上，通過高密度互連”拼”成一顆大晶片的等效體。 核心價值——繞開單一超大晶片的良率天花板與光刻面積極限，用”封裝密度”換”製造可行性”。

3 分鐘產業解釋

為什麼需要 MCM？

摩爾定律逼近物理極限時，單顆晶片的面積越來越大。面積越大 → 缺陷命中機率指數上升 → 良率暴跌 → 成本飆升。MCM 的核心思路是：不做一顆 800 mm² 的巨無霸 die，而是做 4 顆 200 mm² 的小 die，再封裝在一起。

小 die 良率高、成本可控、且不同 die 可以用不同製程節點（異構整合），例如邏輯 die 用先進節點、I/O die 用成熟節點、HBM 用專用 DRAM 工藝。

產業現狀概覽

維度	現狀（定性）
CPU 領域	AMD EPYC 伺服器處理器是 MCM/chiplet 架構的標杆，以 Zen 系列為代表
GPU 領域	NVIDIA 最新一代資料中心 GPU 已採用多 die 設計；AMD Instinct 系列同樣走 chiplet 路線
AI 加速器	業界多款 AI 晶片已採用多 die 或 2.5D 封裝方案整合 HBM
封裝平台	TSMC CoWoS、Intel EMIB/Foveros、Samsung I-Cube 等均為 MCM 所依賴的先進封裝基礎設施
標準生態	UCIe（Universal Chiplet Interconnect Express）聯盟推動 die-to-die 介面標準化

15 分鐘專家深入

核心架構範式

MCM 並非單一技術，而是一組封裝拓撲的統稱。從基板型別與互連結構看，當前主流方案可分三大類：

1. 有機基板 MCM（Organic Substrate MCM）

最傳統、成本最低的 MCM 形式
多顆 die 直接焊裝在有機封裝基板（如 ABF 基板）上
互連密度和頻寬相對有限，但成熟可靠
典型應用：早期 AMD EPYC（Naples/Rome）、部分網路晶片

2. 矽中介層 MCM / 2.5D 封裝（Silicon Interposer）

在 die 與有機基板之間插入一層矽中介層（silicon interposer）
矽中介層上通過先進光刻實現超高密度再佈線層（RDL），die-to-die 互連密度遠超有機基板
典型平台：TSMC CoWoS-S（Chip-on-Wafer-on-Substrate - Silicon interposer）
適合需要大頻寬的場景：GPU + HBM 整合、AI 加速器

3. 嵌入式橋接（Embedded Bridge / Local Silicon Interconnect）

不用完整矽中介層，而是把小型矽橋片嵌入有機基板中，僅在 die 之間需要互連的區域區域性使用矽互連
典型平台：Intel EMIB（Embedded Multi-die Interconnect Bridge）、Apple UltraFusion（基於台積電 InFO-LSI 技術）
平衡了成本與互連密度——比全矽中介層便宜，比純有機基板密度高

┌─────────────────────────────────────────────────────┐
│              MCM 封裝拓撲分類（概念圖）                │
│                                                     │
│  ┌──────┐ ┌──────┐      ┌──────┐ ┌──────┐          │
│  │ Die A│ │ Die B│      │ Die A│ │ Die B│          │
│  └──┬───┘ └───┬──┘      └──┬───┘ └───┬──┘          │
│     │  有機基板  │          │ ▓▓橋片▓▓ │           │
│     └──────────┘          └─────────┘              │
│     有機基板 MCM            嵌入橋接 MCM             │
│                                                     │
│       ┌──────┐ ┌──────┐ ┌──────┐                   │
│       │ Die A│ │ HBM  │ │ Die B│                   │
│       └──┬───┘ └───┬──┘ └──┬───┘                   │
│          │  矽中介層  │                             │
│          └──────────┘                              │
│          2.5D 矽中介層 MCM                           │
└─────────────────────────────────────────────────────┘

關鍵技術引數（定性 + 有限定量）

引數	有機基板 MCM	嵌入橋接 MCM	2.5D 矽中介層 MCM
Die-to-Die 互連密度	低	中-高	高
互連頻寬（相對量級）	中等	高	很高
封裝尺寸上限	較大（可達 reticle 以上）	較大	受限於中介層製造良率（當前約 ~2.5x reticle 可用區域，具體取決於廠商工藝）[供應鏈估算]
成本	低	中	高（矽中介層需額外晶圓+光刻步驟）
HBM 整合能力	難（頻寬不夠）	可行但受限	主流方案（HBM 通過微凸塊焊在中介層上）
典型代表	早期 EPYC	Intel EMIB、Apple UltraFusion	TSMC CoWoS-S

Die-to-Die 互連線口：MCM 的”神經系統”

MCM 的效能上限取決於 die 之間的互連。主流 die-to-die 介面型別：

並行介面（Parallel D2D）：大量短距離並行走線，延遲低、能效高，但需要矽中介層或橋接提供高密度走線。適用於 2.5D 封裝場景。
序列介面（SerDes-based D2D）：複用高速 SerDes IP，走線少、對封裝基板要求低，但功耗和延遲相對較高。常見於有機基板 MCM。
UCIe（Universal Chiplet Interconnect Express）：2022 年由 Intel、AMD、ARM、台積電等聯合推出的開放標準，目標是統一 die-to-die 物理層與協議層，讓不同廠商的 chiplet 可互操作。UCIe 定義了標準封裝和先進封裝兩種模式，先進封裝模式的線密度和能效顯著優於標準封裝模式。

與”先進封裝”概念的關係

MCM 是一個較寬泛的封裝拓撲概念，而”先進封裝”（如 CoWoS、InFO、Foveros 等）是具體的工藝平台。兩者的關係：

先進封裝工藝平台 ──可實現──→ MCM（2.5D 拓撲）
                           → 3D 堆疊（如 HBM）
                           → Fan-Out 封裝（如 InFO）
                           → 其他拓撲

MCM 也可以用非先進封裝工藝實現（如傳統有機基板），只是互連密度受限。

技術原理

1. 良率經濟學：MCM 存在的根本原因

假設晶圓缺陷密度為 D₀（defects/cm²），die 面積為 A：

良率 Y ≈ (1 + D₀ · A / 4)^(-4)    （負二項模型，簡化近似）

Die 面積	假設 D₀ = 0.1/cm² 時估算良率
100 mm²	~90% [粗估]
200 mm²	~80% [粗估]
400 mm²	~60% [粗估]
800 mm²	~48% [粗估]

核心洞察：面積翻倍 ≠ 良率減半，但面積越大良率衰減越陡。MCM 將大 die 拆成多個小 die，每個小 die 良率高，組裝後整體有效良率遠高於單顆大 die。

2. 互連物理：為什麼 die-to-die 比 die 內部慢

┌─────────────────────────────────────────────┐
│  Die 內部 vs Die-to-Die 互連對比             │
│                                             │
│  Die 內部（片上網路 NoC）：                    │
│    - 金屬層互連，線寬 ~數十 nm                 │
│    - 延遲：亞 ns 量級                         │
│    - 能效：~pJ/bit                           │
│    - 密度：極高                               │
│                                             │
│  Die-to-Die（封裝互連）：                      │
│    - 微凸塊/Cu-Cu 混合鍵合，間距 ~數十 μm      │
│    - 延遲：低 ns 量級                         │
│    - 能效：~pJ/bit（先進封裝）至 ~mJ/Gbit（有機基板SerDes）│
│    - 密度：遠低於片上，但遠高於 PCB 板級        │
│                                             │
│  關鍵差距：片上金屬 pitch ~50nm               │
│           微凸塊 pitch ~40-55μm（[供應鏈估算]） │
│           → 差約 1000 倍                      │
│           → 需要寬匯流排或高頻率補償              │
└─────────────────────────────────────────────┘

Moore’s Law for Packaging（封裝版摩爾定律）：封裝互連密度每代也在提升——從 μm 級焊球 → 數十 μm pitch 微凸塊 → 未來 Cu-Cu 混合鍵合（hybrid bonding，間距可望達個位數 μm），但追趕速度遠慢於電晶體縮放。

3. 熱管理挑戰

MCM 整合使功率密度管理更復雜：

多顆 die 緊密排列，熱耦合效應顯著（一顆 die 發熱影響鄰居）
矽中介層本身也是熱阻路徑
HBM 緊鄰邏輯 die 時，HBM 對溫度敏感（DRAM 需低溫工作），與高功耗邏輯 die 的熱矛盾加劇
需要熱模擬驅動的 die 排布（floorplan co-optimization）

4. 訊號與電源完整性

矽中介層上的互連線間距小、串擾需精細建模
電源傳輸網路（PDN）需跨 die 設計，IR drop 分析更復雜
多 die 系統的時鐘分佈與同步是架構挑戰

技術演進史

時間段	里程碑事件	意義
1990s	早期 MCM 用於軍事/航天（MCM-D、MCM-L、MCM-C 分類）	概念確立，但成本極高，限於高可靠場景
~2017	AMD 推出第一代 EPYC（Naples），採用多 die 有機基板 MCM	x86 伺服器 CPU 首次大規模 chiplet 化，商業模式驗證
~2019	AMD EPYC Rome（Zen 2）：9 個 chiplet（8 CCD + 1 IOD，IOD 用 12nm，CCD 用 7nm）	異構整合 + MCM 的商業成功典範
~2022	Apple M1 Ultra 通過 UltraFusion 連線兩顆 M1 Max die	消費級 SoC 級 MCM，採用區域性矽橋技術用於高效能消費產品
~2022	UCIe 1.0 標準釋出	行業首次在 die-to-die 介面層面達成開放標準共識
~2023-2024	NVIDIA Blackwell 架構採用多 die 設計；AMD MI300 系列（3D 混合封裝 + chiplet）	AI 時代 MCM 從”可選”變為”剛需”
~2025+	UCIe 2.0 迭代；玻璃基板（glass substrate）、Cu-Cu 混合鍵合間距進一步縮小	下一代封裝技術探索中 [行業預期]

技術路線對比

維度	單片大 die（Monolithic）	MCM 有機基板	MCM 2.5D 矽中介層	MCM 嵌入橋接
Die 良率	低（大面積）	高（小 die）	高	高
D2D 頻寬	N/A（片內）	中	極高	高
D2D 能效	N/A	一般	優秀	較好
封裝成本	中（單封裝簡單）	低-中	高（中介層晶圓成本）	中
面積可擴充套件性	受光罩/reticle 限制	好（可堆疊更多 die）	受中介層面積限制	好
異構整合	難（必須同工藝）	易	易	易
HBM 整合	不適用	不實用	主流	可行
軟體可見性	對 OS 透明	可能需要 NUMA 感知	取決於架構設計	取決於架構設計
代表產品	傳統 CPU/GPU	AMD EPYC Naples/Rome	NVIDIA 資料中心 GPU（HBM整合）、MI300	Intel EMIB 產品、Apple M1 Ultra

⚠️ 表中頻寬、能效等為定性相對排序，非精確數值。具體代際差異取決於廠商工藝節點與封裝技術選擇。

上下游

上游供應鏈

環節	關鍵玩家	說明
先進封裝代工	台積電（CoWoS/InFO）、日月光（ASE/SPIL）、安靠（Amkor）、力成	CoWoS 產能是 AI 晶片瓶頸之一
有機封裝基板	Ibiden、Shinko Electric、味之素（ABF 薄膜）、AT&S	ABF 薄膜供應曾高度緊張
EDA 工具	Cadence、Synopsys、Siemens EDA	多 die 協同設計需要跨 die 物理驗證與熱模擬工具
測試	日月光、Amkor、Teradyne	Known Good Die（KGD）測試是 MCM 成本與良率的關鍵——每顆 die 必須在封裝前驗證為良品
矽中介層製造	台積電、聯電、GlobalFoundries	中介層本身也是一片晶圓，需要光刻產能
玻璃基板（新興）	Intel（公開表態研發方向）、三星、DNP 等	玻璃基板平整度高、熱膨脹係數匹配好，被認為可能是下一代中介層/基板材料 [行業探索]

下游應用

應用領域	MCM 滲透率	驅動力
資料中心 CPU	高（已成主流）	核心數擴充套件 + 成本最佳化
資料中心 GPU / AI 加速器	高且在加速	HBM 整合剛需 + die 面積超過 reticle 限制
消費級 PC CPU	中-高	AMD Ryzen 採用 chiplet，Intel 也在推進
消費級手機 SoC	低	功耗/面積約束嚴格，單片整合仍有優勢
網路/交換晶片	中	埠數增長驅動
汽車	低（正在增長）	異構整合（感測器+處理+儲存）的長期需求

關鍵指標

評估 MCM 方案時，技術決策者關注的核心指標：

指標	含義	為什麼重要
D2D 互連頻寬	每條鏈路或總聚合的 die-to-die 資料速率	決定”拼”出來的晶片效能能否逼近”真”單片晶片
D2D 互連能效	每傳輸一位元消耗的能量（pJ/bit）	AI 推論場景下功耗敏感，低效互連直接吃掉 TDP 預算
D2D 互連延遲	跨 die 通訊的附加延遲	對一致性快取（cache coherence）和記憶體訪問影響顯著
封裝互連密度	每 mm 可用互連線數或每 mm² bump 數	決定可並行傳輸的匯流排寬度
Known Good Die 率	封裝前每顆 die 經測試確認合格的比例	KGD 率低 → 封裝後發現壞 die → 整個模組報廢 → 成本飆升
封裝良率	整個 MCM 封裝工序的合格率	微凸塊焊接、中介層 RDL 良率等
總擁有成本（封裝成本佔晶片總成本比）	封裝在整體晶片成本中的佔比	2.5D 矽中介層方案中封裝成本可顯著增長 [行業估算]
功率密度與熱阻	熱設計功耗 / 散熱路徑熱阻	MCM 的熱管理比單片更復雜

供需與市場資料

⚠️ 本次搜尋未獲取到最新市場資料（檢索失敗），以下為行業公開報告中的估算方向，非精確值。

定性趨勢：

先進封裝市場規模：多家行業分析機構（如 Yole Intelligence、TechInsights）持續上修先進封裝市場預測，AI 需求是核心驅動。先進封裝市場增速顯著快於傳統封裝。
CoWoS 產能瓶頸：台積電 CoWoS 產能在 2023-2024 年持續緊張，被認為是制約高階 AI GPU 出貨的關鍵瓶頸之一。台積電持續擴產。
有機基板供應：ABF 基板在 2021-2022 年經歷供應緊張，雖已緩解但高層數基板的產能仍需持續投資。
chiplet 模組中封裝成本佔比：對於採用 2.5D 矽中介層 + HBM 的高階 AI 晶片，封裝成本（含中介層、微凸塊、測試等）在總晶片成本中佔比顯著上升——業界估算可達兩位數百分比甚至更高 [供應鏈估算]。

代表公司與資本對映

MCM 架構設計層面

公司	MCM 路線	投資對映邏輯
AMD	有機基板 MCM（EPYC、Ryzen）+ 3D V-Cache + MI300 系列混合封裝	chiplet 化最激進的 x86 廠商，CPU + GPU 雙線 MCM
Intel	EMIB 橋接 + Foveros 3D 堆疊 + 未來玻璃基板探索	IDM 模式下封裝自研，差異化的橋接方案
NVIDIA	最新資料中心 GPU 採用多 die 設計 + CoWoS 封裝	AI 算力需求推動的 MCM 需求核心受益方
Apple	UltraFusion（M1 Ultra、M2 Ultra）	消費級高效能 MCM 標杆

封裝代工層面

公司	角色	投資對映邏輯
台積電（TSMC）	CoWoS/InFO 產能是 AI 晶片封裝核心瓶頸	先進封裝產能即算力產能
日月光（ASE）	全球最大封裝代工廠，CoWoS-like 能力在建	傳統封測龍頭向先進封裝升級
安靠（Amkor）	先進封裝產能擴張	美國本土先進封裝產能受益方

材料與裝置

公司/型別	角色
味之素（Ajinomoto）	ABF 薄膜幾乎壟斷供應商（用於高層數有機基板核心絕緣層）
Disco	晶圓切割/減薄裝置
Kulicke & Soffa（K&S）	微凸塊/鍵合裝置
Cadence / Synopsys	多 die 系統級 EDA（跨 die 物理驗證、熱模擬）

投資邏輯

核心論點

MCM 是”後摩爾定律”時代算力擴充套件的核心路徑：當單 die 面積無法繼續增長時，MCM 是唯一可量產的大規模算力擴充套件方案。AI 推論/訓練對算力的需求仍在指數增長，MCM 滲透率將持續提升。
封裝價值量提升 = 產業鏈價值重估：從傳統封裝（低附加值）到先進封裝（高附加值），封裝環節在晶片總成本中的佔比上升。封裝代工、封裝基板、ABF 薄膜、鍵合裝置等環節均受益。
產能約束 = 定價權：先進封裝（尤其 CoWoS）產能建設週期長、資本投入大，短期供需錯配帶來溢價能力。
UCIe 標準化 → chiplet 生態 → 降低 MCM 設計門檻：標準化後，更多中小晶片公司也能用 MCM 方案，擴大市場。

風險因素

封裝技術迭代快：當前主流 2.5D 方案可能被未來 3D 堆疊或新型互連技術部分替代
良率與成本：封裝良率是 MCM 經濟性的命門，良率不達預期則成本優勢消失
熱管理瓶頸：MCM 的熱耦合問題可能限制高功耗 die 的整合密度
標準化程序的不確定性：UCIe 能否真正實現跨廠商 chiplet 互操作尚待驗證

常見誤讀糾偏

❌ 誤讀 1：“MCM = 先進封裝”

糾正：MCM 是一種封裝拓撲/架構概念（多晶片裝在一塊模組上），先進封裝是一種工藝平台。MCM 可以用傳統有機基板實現（不算”先進封裝”），也可以用先進封裝工藝（如 CoWoS）實現。兩者有交集但不等價。

❌ 誤讀 2：“MCM 一定比單片晶片便宜”

糾正：MCM 的經濟性取決於多個因素——封裝良率、KGD 測試成本、封裝基板/中介層成本、互連帶來的效能折損等。在 die 面積足夠小、封裝工藝足夠成熟時，MCM 的成本優勢明顯；但在需要 2.5D 矽中介層 + 大量 HBM 時，封裝成本本身可能非常可觀。MCM 的核心優勢是”讓不可能的面積變得可能”，而非絕對更便宜。

❌ 誤讀 3：“chiplet 就是 MCM”

糾正：Chiplet 是指被設計為可組合使用的單顆小 die（設計概念），MCM 是把這些 chiplet 裝在一塊基板上的封裝方法（製造概念）。Chiplet 也可以通過 3D 堆疊、Fan-Out 等其他封裝方式整合，不一定走 MCM 路線。不過在日常用語中兩者經常混用。

❌ 誤讀 4：“Die-to-Die 互連頻寬接近片上頻寬，所以 MCM 效能損失可忽略”

糾正：雖然先進封裝的 D2D 頻寬在持續提升，但與片上 NoC 頻寬仍有差距，尤其是延遲方面。跨 die 訪問的延遲可能數倍於片上訪問，在延遲敏感的工作負載（如稀疏矩陣運算、圖計算）中影響不可忽略。架構設計必須通過快取一致性協議、資料區域性性最佳化等手段來緩解。

學習路徑

入門

閱讀 AnandTech / WikiChip 的 AMD EPYC 架構分析（chiplet 架構設計決策的優秀案例）
觀看 ISSCC / Hot Chips 相關 keynotes（搜尋 “chiplet” “MCM” “multi-chip module”）

進階

UCIe Consortium 白皮書 → 理解 die-to-die 介面標準
TSMC 技術論壇公開資料 → 瞭解 CoWoS/InFO 等先進封裝平台的定位
IEEE ECTC（Electronic Components and Technology Conference）論文 → 前沿封裝互連技術

專家

閱讀 ISSCC 中關於 chiplet 互連的學術論文（頻寬、能效、延遲的實測資料）
研究 Intel Foveros / EMIB 技術白皮書
關注 Cadence / Synopsys 的多 die 設計流程文件（physical-aware partition、cross-die timing closure）

一句話總結

MCM 是後摩爾時代用”封裝密度”突破”光刻面積極限”的核心路徑——它不解決電晶體縮放問題，而是通過把多顆小晶片高密度拼接，讓系統級算力繼續擴充套件；其經濟性和效能上限取決於 die-to-die 互連技術、封裝良率和熱管理的持續演進。

延伸閱讀與來源

UCIe Consortium 官方規範：https://www.uciexpress.org/
IEEE ECTC 會議論文集（每年彙集先進封裝前沿研究）
TSMC Technology Symposium 公開演講資料
ISSCC / Hot Chips 會議中 chiplet 相關 session
Yole Intelligence《Advanced Packaging Market Monitor》系列報告（市場資料參考）
AMD / Intel / NVIDIA 官方技術部落格與架構白皮書（產品架構參考）
WikiChip / SemiEngineering 等行業媒體的 MCM/chiplet 專題分析

資料來源標註說明：本頁技術規格若未標註來源，屬行業通識或定性描述；具體數字已盡力標註 [廠商財報] / [行業報告] / [供應鏈估算] / [未充分揭露]；因檢索受限，部分定量資料為保守估算，請以廠商官方揭露為準。