金属栅

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金属栅（Metal Gate）是先进逻辑芯片中，用功函数可调的金属材料取代传统多晶硅，作为MOSFET栅电极的核心技术。它彻底消除了多晶硅的耗尽效应，能精确设定晶体管阈值电压，并与高k（高介电常数）栅介质协同，在纳米尺度下强力遏制漏电与功耗，是现代5nm、3nm及更先进制程不可或缺的物理基石。

3 分钟产业解释

芯片里的晶体管像一个微缩开关，栅极就是控制电流通断的“按钮”。过去，这个“按钮”用多晶硅制造，但当晶体管尺寸缩小到原子量级时，多晶硅靠近介质层的一侧会自发形成一层耗尽区（虚位），分走了本应加在沟道上的控制电压，削弱了开关能力。更致命的是，为了减少栅极漏电而引入的高k介质（如氧化铪），其化学界面与多晶硅会产生强烈的“费米能级钉扎”效应，导致阈值电压失控，无法准确开关。

金属栅技术直接采用氮化钛（TiN）、铝化钛（TiAl）、钽（Ta）等金属及合金作为栅极。金属中极高的自由电子浓度（约10²² cm⁻³）使耗尽层几乎为零，所有电压精准地作用于沟道，开关变得干脆利落。通过选择不同的功函数金属，能够为NMOS和PMOS分别“定制”理想的阈值电压。在产业量产中，金属栅并非简单的单一金属层，而是与高k栅介质（如HfO₂）深度耦合，形成“高k金属栅（HKMG）”叠层。其主流集成方案“替代栅极（Gate-last）”工艺，已是FinFET及更先进的GAA（全包围栅极）晶体管制造的绝对标配。没有这项技术，AI芯片、手机SoC等所有追求高性能与低功耗的先进数字芯片都将止步不前。

技术原理

核心机制

在亚微米乃至纳米尺度的晶体管中，栅极通过介质层电容耦合来控制源漏之间的导电沟道。传统多晶硅栅的失效，源于两个相互关联的物理效应：

1. 多晶硅耗尽效应（Poly Depletion Effect）：当栅极加正偏压时，多晶硅中靠近栅介质界面的区域，其载流子（空穴或电子）会被推向远离界面的一侧，形成一个载流子浓度极低的耗尽层。该耗尽层在电学上等效为一个与栅介质串联的电容。在物理栅介质厚度（Tox）随摩尔定律缩小到2nm以下时，耗尽层等效厚度（通常约0.3–0.5nm）在总等效栅氧层厚度中的占比急剧增大，导致作用于半导体沟道的有效电压大打折扣，显著降低了器件的跨导和驱动电流。金属栅为良导体，其德拜长度极短，自由电子浓度极高，耗尽效应可被完全忽略，施加的栅压近乎100%作用在沟道上。

2. 费米能级钉扎效应（Fermi Level Pinning, FLP）：为了在增厚物理厚度的同时保持电学厚度不变，工业界引入了高k介质（如HfO₂，k值~25）。然而，多晶硅与高k介质界面存在大量界面态和偶极子。特别是铪基介质与多晶硅接触时，界面处产生的氧空位和Hf-Si键会“钉扎”住电极的费米能级，使其无法随外加偏压自由移动，导致阈值电压异常偏高，无法实现低功耗设计。金属栅通过直接选用功函数与硅导带或价带相匹配的金属或合金，能够“钳制”并锁定沟道表面的费米能级位置，从而实现对阈值电压的精确、可重复设计。

关键参数解释（定性）

• 功函数（Work Function, WF）：指一个电子从金属费米能级逃逸到真空所需的最小能量，单位eV。在CMOS工艺中，NMOS器件需要功函数接近硅导带（约4.1eV）的金属，以便在低栅压下形成电子沟道；PMOS则需要功函数接近硅价带（约5.2eV），以形成空穴沟道。这是双功函数金属栅的核心。
• 等效氧化层厚度（Equivalent Oxide Thickness, EOT）：将不同介电常数的高k介质的物理厚度，归一化为具有相同电容密度的二氧化硅（SiO₂）厚度。金属栅消除了多晶硅耗尽电容，使EOT能够无限逼近由高k介质物理厚度和k值决定的理论极限，为尺寸微缩提供关键支撑。
• 栅极方块电阻（Sheet Resistance, Rs）：衡量栅极作为互连引线电阻大小的参数。多晶硅通常需金属硅化物处理以降低电阻，但仍高达数十Ω/□。金属栅采用钨（W）、钴（Co）等低电阻率金属填充，方块电阻可低至几Ω/□，极大降低了晶体管的RC延迟，对高频和高速应用至关重要。
• 阈值电压（Vt）：沟道强反型开始时的栅压。它由金属栅的功函数、沟道掺杂浓度以及栅介质电荷共同决定。金属栅技术使晶圆厂能在一个芯片上通过改变功函数层的厚度或堆叠层，提供多阈值电压（多Vt）器件库（如低Vt、标准Vt、高Vt），供电路设计者灵活权衡性能与功耗。

结构集成（代替示意图）

在先进的替代栅极（Gate-last）流程中：

1. 先沉积一个多晶硅材质的“虛设栅极”，并以它作为掩模，完成所有高温工艺（如源漏极掺杂和高温退火活化）。
2. 之后通过化学机械抛光（CMP）暴露并精准去除该虚设多晶硅栅，形成一个沟槽。
3. 在这个沟槽内，利用原子层沉积（ALD）技术，依次在沟道的三维表面共形沉积高k介质、功函数金属层（如TiN/Al-doped TiN）、阻挡层（如TaN），最后填充低电阻的金属主体（如W或Co）。 此工艺避免了高温过程对功函数金属的损伤和漂移，并确保了在立体结构（如FinFET鳍片、纳米片）周围形成均匀、完美的栅极堆叠。

关键参数

评估和追踪金属栅技术，需关注以下核心量化与定性指标：

• 功函数调谐范围与精度：对于NMOS和PMOS，功函数金属层必须能够稳定地覆盖从4.0eV到5.2eV的范围，并在量产上实现优于±50meV的晶圆内和晶圆间调控精度。这直接决定了多Vt器件库的性能分布。具体的金属层组合和厚度是各代工厂的核心机密。
• 等效氧化层厚度（EOT）：在逻辑制程路线图中，EOT是比物理厚度更关键的参数。在5nm及以下节点，通过金属栅与界面工程协同，EOT已推进至0.8nm以下，逼近由隧穿电流决定的物理极限。具体数值因制程节点而异，各家披露口径很少。
• 栅极电阻率：随着晶体管驱动频率跃升至数百GHz，栅极的RC延迟愈发关键。钴（Co）或钌（Ru）作为填充金属或衬垫，相对于传统钨（W）能使整体栅极堆叠的薄膜电阻降低30%~60%，具体降幅取决于集成方案和薄膜厚度。
• 热稳定性（Thermal Stability）：在Gate-last流程中，金属栅堆叠仍需承受后段制程（BEOL）中约400-450°C的热处理。需保证在此温度下，功函数层不发生再结晶、互扩散或氧化，导致功函数漂移。该指标与可靠性的BTI偏移量直接相关。
• 可靠性（Reliability）：
  • 偏压温度不稳定性（BTI）：衡量在高温和偏压下，金属栅/高k介质叠层界面缺陷捕获载流子导致的Vt漂移。先进制程要求在10年寿命周期内，Vt漂移量控制在毫伏级别。
  • 经时击穿（TDDB）：考核栅介质在持续电压下的抗击穿能力。高k介质与金属栅界面的质量（缺陷密度<10¹⁰ cm⁻²·eV⁻¹）是决定性因素。
  • 公开数据极少，主要见于IEEE IRPS等可靠性物理会议的论文。

技术路线

金属栅技术路线根据集成时序和晶体管结构演进，可分为两大范式：

1. 先栅极（Gate-first） vs. 替代栅极（Gate-last）

• Gate-first：指在源漏高温退火前，即完成高k介质和金属栅极的沉积。工艺步骤接近传统CMOS流程，相对简单。然而，其致命缺点是高温退火（>1000°C）会严重改变金属栅的功函数，极大限制了可选金属种类，最终导致阈值电压设定困难。该路线在45/32nm节点曾被尝试，但最终未被用于主流量产的高性能逻辑电路。
• Gate-last：即替代栅极工艺。此路线将金属栅的引入放在所有高温工艺之后，完全规避了热预算对功函数材料选型的限制。它允许使用多种功函数金属叠层并配合更复杂的刻蚀与填充工艺。尽管流程更长、成本更高，但它赋予了性能调优的终极自由度，已成为28nm制程以下几乎所有FinFET及GAA晶体管的核心集成路径。

2. 从平面到立体结构的金属栅演化

• 平面CMOS时代（28nm节点为代表）：Gate-last HKMG技术首次大规模量产，主要使用单层或简单的双层功函数金属（如TiN基）。
• FinFET时代（16/14nm至5nm）：金属栅必须均匀地包覆在垂直鳍片的三个面上。这对沉积技术的共形性提出了一级挑战。原子层沉积（ALD）在此成为标配，用于沉积TiN、TaN等多层纳米级功函数薄膜，其厚度在鳍片顶部、侧壁和底部必须高度一致，偏差控制在埃米级。
• GAA（全包围栅极）纳米片时代（3nm及以下）：晶体管沟道变为多个水平堆叠的硅纳米片，栅极需要360°全方位包裹每一片沟道。这导致栅极金属与高k介质的界面面积成倍增加，对ALD沉积的共形性要求达到了原子级极限。同时，在纳米片之间极窄的物理空间内（可能小于10nm）完成无空洞的功函数层及低阻填充金属的沉积，成为全新的材料和工艺集成难题。

上游

金属栅产业链上游是高度专业化的设备、高纯材料供应环节，技术壁垒极高。

• 原子层沉积（ALD）及化学气相沉积（CVD）设备：金属栅的沉积对薄膜厚度均匀性、成分控制要求几乎是任何半导体薄膜中最苛刻的。主要供应商包括：应用材料（Applied Materials，其Olympia ALD平台）、泛林半导体（Lam Research，VELA/ALTUS系列）、东京电子（Tokyo Electron，TELFORMULA系列）。这三家合计占据全球逻辑芯片ALD市场超过85%的份额（公开资料，Gartner 2023年统计口径）。
• 高k介质前驱体（Precursor）：氧化铪（HfO₂）是最核心的高k介质。其沉积依赖高纯度的铪前驱体，如TEMAH（四（乙基甲基氨基）铪）。主要供应商包括默克（Merck KGaA）旗下EMD Electronics、液化空气集团（Air Liquide Advanced Materials）、Entegris等。一位行业分析人士指出，在3nm GAA节点，HfO₂所需前驱体纯度达到了99.9999%（6N）以上，且单位晶圆消耗量因纳米片表面积增加而提升20%~30%（TECHCET， 2024年估算）。
• 高纯金属靶材及前驱体：
  • 物理气相沉积（PVD）靶材：用于沉积TiN、TaN、TiAl等功函数层以及W、Co等填充层的溅射靶材。主要供应商有日矿金属（JX Nippon Mining & Metals）、霍尼韦尔电子材料（Honeywell Electronic Materials）、Materion等。靶材纯度通常要求5N（99.999%）以上，微观组织均匀性直接影响溅射速率和薄膜质量。
  • 金属有机源：用于ALD/CVD生长金属薄膜的特种前驱体。例如，用于生长TiN的TDMAT或TiCl₄，其纯度要求在ppt级别控制特定金属杂质。

下游

下游直接应用者是逻辑芯片的晶圆代工厂，其技术需求反向驱动整个金属栅产业的演进。

• 晶圆代工厂（Foundries）：台积电（TSMC）、三星电子（Samsung Foundry）、英特尔（Intel Foundry Services）是HKMG技术应用的绝对主力。他们通过内部研发，定义每一代制程的金属栅叠层架构、材料选型和工艺配方，并将其固化为设计规则，提供给上游设备和材料商进行协同研发与定制。先进制程（7nm及以下）100%采用基于金属栅的HKMG结构。
• 无晶圆厂芯片设计公司（Fabless）：如苹果（Apple）、英伟达（NVIDIA）、高通（Qualcomm）、超威（AMD）等。他们并非直接采购金属栅，而是使用代工厂提供的工艺设计套件（PDK）。PDK中的多阈值电压（多Vt）单元库，正是由不同功函数的金属栅实现。设计者通过选择不同Vt的标准单元，进行高性能或低功耗的芯片架构设计。
• 电子设计自动化（EDA）工具供应商：新思科技（Synopsys）、楷登电子（Cadence）必须将金属栅及其导致的新寄生效应（如栅极边缘电容、功函数涨落）精确建模到仿真工具中，直接影响芯片设计的准确性与迭代周期。

受益公司

该环节的受益逻辑在于，其产品或服务是金属栅技术落地所必需，且具有不可替代性。

• 设备制造商：
  • 应用材料（AMAT）：在金属栅沉积的PVD、CVD、ALD全流程设备中占据主导地位，且作为平台型公司，能提供高产能的集成解决方案。其Endura平台是行业标杆。
  • 泛林半导体（LRCX）：在金属栅刻蚀（特别是替代栅工艺中虛设多晶硅去除和金属栅刻蚀）和ALD/CVD沉积方面优势显著。
  • 东京电子（TEL， 8035.T）：其TELINDY系列ALD设备在功函数层、高k介质层沉积中占有重要市场份额。三者受益于GAA转型带来单位晶圆沉积步骤增加。
• 高纯材料供应商：
  • 默克（Merck KGaA， MRK.DE）：其电子材料业务是铪前驱体和多种金属有机源的全球领导者。
  • Entegris（ENTG）：提供从过滤器、流体处理到特种化学品的全链路高纯解决方案，保障前驱体运输和分配过程的洁净度。
• 分析与量测设备商：
  • 科磊（KLA Corporation， KLAC）：其光谱椭圆仪和X射线测量设备，是监控高k介质和金属栅纳米级膜厚、成分和功函数相关特性的关键。没有在线量测，良率无从谈起。

市场规模

金属栅本身并不形成独立的市场，其价值深度嵌入在先进制程设备、材料及代工服务中。分析市场规模需从相关环节切入。

• HKMG相关沉积设备市场：根据公开的行业分析报告（如TechInsights 2023年报告），用于高k金属栅模组的ALD/PVD/ CVD设备市场，在2022年全球规模约为35-40亿美元。随着3nm GAA制程资本支出在台积电和三星的启动，预计到2027年该细分市场将达到60-70亿美元规模，年复合增长率（CAGR）约为10%-12%。
• 铪基前驱体市场：TECHCET（2024年预估）数据显示，用于原子层沉积的铪基前驱体全球市场在2023年约为2.8亿美元。受GAA纳米片对HfO₂用量增加的驱动，预计到2028年该市场将超过5亿美元，CAGR接近13%。
• 代工服务价值：所有先进制程晶圆（7nm及以下）均包含HKMG结构。根据台积电2023年第四季度法说会数据，其7nm及更先进制程贡献了公司总晶圆收入的67%。这间接表明，承载金属栅技术的晶圆，构成了全球数百亿美元先进逻辑代工价值的主体。

注：以上市场规模数据均为行业分析机构的公开估算，并非具体公司官方财报数字，不同来源口径可能有差异。

玩家对比

对比核心晶圆代工厂在金属栅技术上的差异化路线，可感知技术竞争的焦灼。

• 台积电（TSMC）：以其一贯的稳健路线，追求高良率与大规模量产。在金属栅工程上，倾向于精细调节TiN基功函数叠层，通过渐变组分实现宽泛的多Vt选择。在N2节点，我们注意到其转向GAA纳米片架构，对金属栅极的共形性和电阻提出了新的要求，并持续在公开技术论坛披露其低电阻栅材料的进展。
• 三星电子（Samsung）：热衷探索新材料，追求激进的性能指标。早在7nm节点即率先采用EUV光刻，并积极探索使用钴（Co）、钌（Ru）等低阻材料作为金属栅填充物，以对抗栅极电阻上升。其在3nm节点首发GAA（多桥通道MBCFET）架构，对在更窄空间内实现多层金属堆叠和填充提出了业界最高的挑战。
• 英特尔（Intel）：技术底蕴深厚，强调创新和系统级优化。其“英特尔4”及后续节点，公开资料重点描述了其增强型超薄金属栅极和新型界面工程，旨在同时优化EOT和载流子迁移率。在向“英特尔20A”和“18A”演进中，带状场效应晶体管（RibbonFET，即GAA的一种）的金属栅方案是其重获制程领先性的关键支柱。

注：各家公司具体工艺配方和功函数金属层堆叠细节从未公开，以上对比综合自其各自技术论坛、IEDM/VLSI等顶会论文及公开新闻，仅反映已知的技术差异方向。

风险

• 物理极限与材料创新风险：随着EOT逼近亚0.7nm，界面介电层（IL）的厚度已至极限，继续减薄将导致隧穿漏电急剧恶化。同时，寻找功函数更易调控、电阻更低且与高k介质热力学匹配的新型金属/合金体系，研发成本和周期不可控。
• 工艺复杂度与成本失控风险：GAA结构所需的ALD/CVD沉积步骤数相比FinFET成倍增加，且沉积瑕疵（如纳米片间微空洞）的容错率为零。这导致单颗芯片在金属栅模块的制造成本显著上升。当光刻层数和金属沉积步骤激增，导致成本效益比不再符合摩尔定律规律时，逻辑微缩的经济基础将被动摇。
• 地缘政治驱动供应链碎片化风险：金属栅靶材、前驱体等高纯材料供应高度集中于日、美、欧的少数企业。各主要经济体推动半导体供应链本土化，可能人为割裂全球统一的供应体系，导致研发效率下降和供给结构性短缺。公开资料未见对单一采购来源被切断的时间节点预测，但供应链韧性已代工厂商当下首要关切。
• 远期技术替代风险：“后CMOS”时代的潜在技术，如二维沟道材料（如TMDs）、碳纳米管（CNT）或自旋电子器件。其栅极控制机理或所需栅叠层材料体系，可能与现有金属栅技术完全背离。目前主流观点认为，在2030年前硅基CMOS仍保持绝对主流，但长期替代风险客观存在。

误读纠偏

误读1：金属栅就是简单地把多晶硅换成一种通用金属。 纠偏：这是最常见且错误的认识。实际上，在先进制程中，一个完整的金属栅堆叠是一个复杂的多层薄膜体系，可能包含数种不同功能的材料，从靠近沟道的界面层、高k介质、功函数设定层、阻挡/浸润层，到最后填充的低阻主体金属，每一层材料的选择、沉积方式、厚度和原子级界面质量都必须针对周围结构进行单独优化。它是一门“原子级尺度的材料堆叠工程”，而非简单的材料替换。

误读2：金属栅技术已经非常成熟，后续发展空间不大。 纠偏：恰恰相反，从FinFET转向GAA纳米片结构，给金属栅带来了空前的挑战，正在催生新一轮技术竞赛。挑战包括但不限于：如何在被纳米片分隔的、宽度仅有几纳米的极限狭窄空间内，实现无空洞的低阻金属填充；如何在纳米片叠层不同区域，实现完全一致的功函数薄膜共形生长；以及如何为每个被单独包围的沟道设计新的功函数，以实现更精细的电路设计。金属栅工程是GAA时代最核心的研发重点之一，远未定型。

最新事件

• 台积电N2工艺节点重大进展（2024年初）：根据台积电在IEEE ISSCC 2024上的披露及多家半导体行业垂直媒体报道，其N2工艺将首次采用GAA纳米片晶体管，并配套全新的金属栅极方案。尽管细节保密，但业内分析一致指向其对低电阻填充金属和新型内功函数层的研发投入大幅增加。
• 三星宣布其3nm GAA工艺良率已至成熟水平（2023年末）：三星电子在其2023年第四季度财报说明会上表示，其第二代3nm（SF3）GAA制程的良率已趋于稳定。此事件标志着其独创的MBCFET金属栅极集成方案已通过大规模量产验证，为行业提供了除台积电外的另一条技术路线实证。
• 英特尔在IEDM 2023大会上揭示关键GAA金属栅研究：英特尔团队在2023年IEDM上发表的论文，深入探讨了在RibbonFET架构下，通过改善金属栅与高k介质界面的“偶极子工程”，实现对阈值电压的更强调控，并展示了钴基填充栅极在降低电阻方面的成效。公开资料显示，这被视为其18A节点的重要技术储备。

跟踪指标

追踪该领域的动态，建议定期关注以下几类关键量化信号和定性信息：

1. 晶圆厂技术论坛更新：密切关注台积电技术研讨会、三星代工论坛、英特尔“On”技术创新峰会中，关于晶体管性能的部分。重点指标是，他们最新公布的逻辑单元（如高性能库）的开关速度相对于上一代的提升百分比，以及Vt设置的具体档位数。
2. 学术顶会论文：在每年的IEDM、VLSI Technology会议上，系统检索“Gate-All-Around”、“Metal Gate”、“Work Function”、“EOT scaling”等关键词。关注论文中展示的金属栅极薄膜电阻值、EOT极限值和新的功函数材料组合，这些都是未来量产工艺的预备信号。
3. 设备与材料厂商财报与分析：定期查阅应用材料、泛林半导体、东京电子的订单（Backlog）构成和“逻辑、代工及其他”业务收入的增长情况。同时，关注TECHCET、TechInsights等机构发布的关于ALD、CVD设备市场和铪前驱体市场的季度追踪报告，可以判断行业的资本支出强度和材料用量变化。
4. 专利数据库监控：在Google Patents、Derwent Innovation等平台监控TSMC、Samsung、Intel提交的，分类号在H01L21/28（制作电极的方法）和H01L29/51（与绝缘栅场效应管相关的）旗下的新授权发明专利，提前发现其关于金属栅堆叠的新材料和新集成的布局方向。

信源

• 权威行业综述：IEEE Transactions on Electron Devices 中高k/金属栅可靠性与集成专题的各期论文。
• 技术路线图：国际器件与系统路线图（IRDS™）2022及更新版本中，“More Moore”白皮书关于栅极工程和EOT缩放的章节。
• 公司公开披露：台积电年度技术研讨会报告、英特尔Intel Technology Day/“On”峰会材料、三星代工论坛公开演讲。
• 行业分析：TechInsights、TECHCET、Gartner关于半导体设备与材料市场的专题分析摘要。
• 学术数据库：IEEE Xplore、Semiconductor Engineering网站（semiconductorengineering.com），用于检索“HKMG”、“metal gate”、“GAA work function”等最新论文和深度分析。