金屬柵

3 秒看懂

金屬柵（Metal Gate）是先進邏輯晶片中，用功函式可調的金屬材料取代傳統多晶矽，作為MOSFET柵電極的核心技術。它徹底消除了多晶矽的耗盡效應，能精確設定電晶體閾值電壓，並與高k（高介電常數）柵介質協同，在奈米尺度下強力遏制漏電與功耗，是現代5nm、3nm及更先進製程不可或缺的物理基石。

3 分鐘產業解釋

晶片裡的電晶體像一個微縮開關，柵極就是控制電流通斷的“按鈕”。過去，這個“按鈕”用多晶矽製造，但當電晶體尺寸縮小到原子量級時，多晶矽靠近介質層的一側會自發形成一層耗盡區（虛位），分走了本應加在溝道上的控制電壓，削弱了開關能力。更致命的是，為了減少柵極漏電而引入的高k介質（如氧化鉿），其化學介面與多晶矽會產生強烈的“費米能級釘扎”效應，導致閾值電壓失控，無法準確開關。

金屬柵技術直接採用氮化鈦（TiN）、鋁化鈦（TiAl）、鉭（Ta）等金屬及合金作為柵極。金屬中極高的自由電子濃度（約10²² cm⁻³）使耗盡層幾乎為零，所有電壓精準地作用於溝道，開關變得乾脆利落。通過選擇不同的功函式金屬，能夠為NMOS和PMOS分別“定製”理想的閾值電壓。在產業量產中，金屬柵並非簡單的單一金屬層，而是與高k柵介質（如HfO₂）深度耦合，形成“高k金屬柵（HKMG）”疊層。其主流整合方案“替代柵極（Gate-last）”工藝，已是FinFET及更先進的GAA（全包圍柵極）電晶體製造的絕對標配。沒有這項技術，AI晶片、手機SoC等所有追求高效能與低功耗的先進數字晶片都將止步不前。

技術原理

核心機制

在亞微米乃至奈米尺度的電晶體中，柵極通過介質層電容耦合來控制源漏之間的導電溝道。傳統多晶矽柵的失效，源於兩個相互關聯的物理效應：

1. 多晶矽耗盡效應（Poly Depletion Effect）：當柵極加正偏壓時，多晶矽中靠近柵介質介面的區域，其載流子（空穴或電子）會被推向遠離介面的一側，形成一個載流子濃度極低的耗盡層。該耗盡層在電學上等效為一個與柵介質串聯的電容。在物理柵介質厚度（Tox）隨摩爾定律縮小到2nm以下時，耗盡層等效厚度（通常約0.3–0.5nm）在總等效柵氧層厚度中的佔比急劇增大，導致作用於半導體溝道的有效電壓大打折扣，顯著降低了器件的跨導和驅動電流。金屬柵為良導體，其德拜長度極短，自由電子濃度極高，耗盡效應可被完全忽略，施加的柵壓近乎100%作用在溝道上。

2. 費米能級釘扎效應（Fermi Level Pinning, FLP）：為了在增厚物理厚度的同時保持電學厚度不變，工業界引入了高k介質（如HfO₂，k值~25）。然而，多晶矽與高k介質介面存在大量介面態和偶極子。特別是鉿基介質與多晶矽接觸時，介面處產生的氧空位和Hf-Si鍵會“釘扎”住電極的費米能級，使其無法隨外加偏壓自由移動，導致閾值電壓異常偏高，無法實現低功耗設計。金屬柵通過直接選用功函式與矽導帶或價帶相匹配的金屬或合金，能夠“鉗制”並鎖定溝道表面的費米能級位置，從而實現對閾值電壓的精確、可重複設計。

關鍵引數解釋（定性）

• 功函式（Work Function, WF）：指一個電子從金屬費米能級逃逸到真空所需的最小能量，單位eV。在CMOS工藝中，NMOS器件需要功函式接近矽導帶（約4.1eV）的金屬，以便在低柵壓下形成電子溝道；PMOS則需要功函式接近矽價帶（約5.2eV），以形成空穴溝道。這是雙功函式金屬柵的核心。
• 等效氧化層厚度（Equivalent Oxide Thickness, EOT）：將不同介電常數的高k介質的物理厚度，歸一化為具有相同電容密度的二氧化矽（SiO₂）厚度。金屬柵消除了多晶矽耗盡電容，使EOT能夠無限逼近由高k介質物理厚度和k值決定的理論極限，為尺寸微縮提供關鍵支撐。
• 柵極方塊電阻（Sheet Resistance, Rs）：衡量柵極作為互連引線電阻大小的引數。多晶矽通常需金屬矽化物處理以降低電阻，但仍高達數十Ω/□。金屬柵採用鎢（W）、鈷（Co）等低電阻率金屬填充，方塊電阻可低至幾Ω/□，極大降低了電晶體的RC延遲，對高頻和高速應用至關重要。
• 閾值電壓（Vt）：溝道強反型開始時的柵壓。它由金屬柵的功函式、溝道摻雜濃度以及柵介質電荷共同決定。金屬柵技術使晶圓廠能在一個晶片上通過改變功函式層的厚度或堆疊層，提供多閾值電壓（多Vt）器件庫（如低Vt、標準Vt、高Vt），供電路設計者靈活權衡效能與功耗。

結構整合（代替示意圖）

在先進的替代柵極（Gate-last）流程中：

1. 先沉積一個多晶矽材質的“虛設柵極”，並以它作為掩模，完成所有高溫工藝（如源漏極摻雜和高溫退火活化）。
2. 之後通過化學機械拋光（CMP）暴露並精準去除該虛設多晶矽柵，形成一個溝槽。
3. 在這個溝槽內，利用原子層沉積（ALD）技術，依次在溝道的三維表面共形沉積高k介質、功函式金屬層（如TiN/Al-doped TiN）、阻擋層（如TaN），最後填充低電阻的金屬主體（如W或Co）。 此工藝避免了高溫過程對功函式金屬的損傷和漂移，並確保了在立體結構（如FinFET鰭片、奈米片）周圍形成均勻、完美的柵極堆疊。

關鍵引數

評估和追蹤金屬柵技術，需關注以下核心量化與定性指標：

• 功函式調諧範圍與精度：對於NMOS和PMOS，功函式金屬層必須能夠穩定地覆蓋從4.0eV到5.2eV的範圍，並在量產上實現優於±50meV的晶圓內和晶圓間調控精度。這直接決定了多Vt器件庫的效能分佈。具體的金屬層組合和厚度是各代工廠的核心機密。
• 等效氧化層厚度（EOT）：在邏輯製程路線圖中，EOT是比物理厚度更關鍵的引數。在5nm及以下節點，通過金屬柵與介面工程協同，EOT已推進至0.8nm以下，逼近由隧穿電流決定的物理極限。具體數值因製程節點而異，各家揭露口徑很少。
• 柵極電阻率：隨著電晶體驅動頻率躍升至數百GHz，柵極的RC延遲愈發關鍵。鈷（Co）或釕（Ru）作為填充金屬或襯墊，相對於傳統鎢（W）能使整體柵極堆疊的薄膜電阻降低30%~60%，具體降幅取決於整合方案和薄膜厚度。
• 熱穩定性（Thermal Stability）：在Gate-last流程中，金屬柵堆疊仍需承受後段製程（BEOL）中約400-450°C的熱處理。需保證在此溫度下，功函式層不發生再結晶、互擴散或氧化，導致功函式漂移。該指標與可靠性的BTI偏移量直接相關。
• 可靠性（Reliability）：
  • 偏壓溫度不穩定性（BTI）：衡量在高溫和偏壓下，金屬柵/高k介質疊層介面缺陷捕獲載流子導致的Vt漂移。先進製程要求在10年壽命週期內，Vt漂移量控制在毫伏級別。
  • 經時擊穿（TDDB）：考核柵介質在持續電壓下的抗擊穿能力。高k介質與金屬柵介面的質量（缺陷密度<10¹⁰ cm⁻²·eV⁻¹）是決定性因素。
  • 公開資料極少，主要見於IEEE IRPS等可靠性物理會議的論文。

技術路線

金屬柵技術路線根據整合時序和電晶體結構演進，可分為兩大範式：

1. 先柵極（Gate-first） vs. 替代柵極（Gate-last）

• Gate-first：指在源漏高溫退火前，即完成高k介質和金屬柵極的沉積。工藝步驟接近傳統CMOS流程，相對簡單。然而，其致命缺點是高溫退火（>1000°C）會嚴重改變金屬柵的功函式，極大限制了可選金屬種類，最終導致閾值電壓設定困難。該路線在45/32nm節點曾被嘗試，但最終未被用於主流量產的高效能邏輯電路。
• Gate-last：即替代柵極工藝。此路線將金屬柵的引入放在所有高溫工藝之後，完全規避了熱預算對功函式材料選型的限制。它允許使用多種功函式金屬疊層並配合更復雜的刻蝕與填充工藝。儘管流程更長、成本更高，但它賦予了效能調優的終極自由度，已成為28nm製程以下幾乎所有FinFET及GAA電晶體的核心整合路徑。

2. 從平面到立體結構的金屬柵演化

• 平面CMOS時代（28nm節點為代表）：Gate-last HKMG技術首次大規模量產，主要使用單層或簡單的雙層功函式金屬（如TiN基）。
• FinFET時代（16/14nm至5nm）：金屬柵必須均勻地包覆在垂直鰭片的三個面上。這對沉積技術的共形性提出了一級挑戰。原子層沉積（ALD）在此成為標配，用於沉積TiN、TaN等多層奈米級功函式薄膜，其厚度在鰭片頂部、側壁和底部必須高度一致，偏差控制在埃米級。
• GAA（全包圍柵極）奈米片時代（3nm及以下）：電晶體溝道變為多個水平堆疊的矽奈米片，柵極需要360°全方位包裹每一片溝道。這導致柵極金屬與高k介質的介面面積成倍增加，對ALD沉積的共形性要求達到了原子級極限。同時，在奈米片之間極窄的物理空間內（可能小於10nm）完成無空洞的功函式層及低阻填充金屬的沉積，成為全新的材料和工藝整合難題。

上游

金屬柵產業鏈上游是高度專業化的裝置、高純材料供應環節，技術壁壘極高。

• 原子層沉積（ALD）及化學氣相沉積（CVD）裝置：金屬柵的沉積對薄膜厚度均勻性、成分控制要求幾乎是任何半導體薄膜中最苛刻的。主要供應商包括：應用材料（Applied Materials，其Olympia ALD平台）、科林研發半導體（Lam Research，VELA/ALTUS系列）、東京電子（Tokyo Electron，TELFORMULA系列）。這三家合計佔據全球邏輯晶片ALD市場超過85%的份額（公開資料，Gartner 2023年統計口徑）。
• 高k介質前驅體（Precursor）：氧化鉿（HfO₂）是最核心的高k介質。其沉積依賴高純度的鉿前驅體，如TEMAH（四（乙基甲基氨基）鉿）。主要供應商包括默克（Merck KGaA）旗下EMD Electronics、液化空氣集團（Air Liquide Advanced Materials）、Entegris等。一位行業分析人士指出，在3nm GAA節點，HfO₂所需前驅體純度達到了99.9999%（6N）以上，且單位晶圓消耗量因奈米片表面積增加而提升20%~30%（TECHCET， 2024年估算）。
• 高純金屬靶材及前驅體：
  • 物理氣相沉積（PVD）靶材：用於沉積TiN、TaN、TiAl等功函式層以及W、Co等填充層的濺射靶材。主要供應商有日礦金屬（JX Nippon Mining & Metals）、霍尼韋爾電子材料（Honeywell Electronic Materials）、Materion等。靶材純度通常要求5N（99.999%）以上，微觀組織均勻性直接影響濺射速率和薄膜質量。
  • 金屬有機源：用於ALD/CVD生長金屬薄膜的特種前驅體。例如，用於生長TiN的TDMAT或TiCl₄，其純度要求在ppt級別控制特定金屬雜質。

下游

下游直接應用者是邏輯晶片的晶圓代工廠，其技術需求反向驅動整個金屬柵產業的演進。

• 晶圓代工廠（Foundries）：台積電（TSMC）、三星電子（Samsung Foundry）、英特爾（Intel Foundry Services）是HKMG技術應用的絕對主力。他們通過內部研發，定義每一代製程的金屬柵疊層架構、材料選型和工藝配方，並將其固化為設計規則，提供給上游裝置和材料商進行協同研發與定製。先進製程（7nm及以下）100%採用基於金屬柵的HKMG結構。
• 無晶圓廠晶片設計公司（Fabless）：如Apple（Apple）、輝達（NVIDIA）、高通（Qualcomm）、超威（AMD）等。他們並非直接採購金屬柵，而是使用代工廠提供的工藝設計套件（PDK）。PDK中的多閾值電壓（多Vt）單元庫，正是由不同功函式的金屬柵實現。設計者通過選擇不同Vt的標準單元，進行高效能或低功耗的晶片架構設計。
• 電子設計自動化（EDA）工具供應商：新思科技（Synopsys）、益華電腦（Cadence）必須將金屬柵及其導致的新寄生效應（如柵極邊緣電容、功函式漲落）精確建模到模擬工具中，直接影響晶片設計的準確性與迭代週期。

受益公司

該環節的受益邏輯在於，其產品或服務是金屬柵技術落地所必需，且具有不可替代性。

• 裝置製造商：
  • 應用材料（AMAT）：在金屬柵沉積的PVD、CVD、ALD全流程裝置中佔據主導地位，且作為平台型公司，能提供高產能的整合解決方案。其Endura平台是行業標杆。
  • 科林研發半導體（LRCX）：在金屬柵刻蝕（特別是替代柵工藝中虛設多晶矽去除和金屬柵刻蝕）和ALD/CVD沉積方面優勢顯著。
  • 東京電子（TEL， 8035.T）：其TELINDY系列ALD裝置在功函式層、高k介質層沉積中佔有重要市場份額。三者受益於GAA轉型帶來單位晶圓沉積步驟增加。
• 高純材料供應商：
  • 默克（Merck KGaA， MRK.DE）：其電子材料業務是鉿前驅體和多種金屬有機源的全球領導者。
  • Entegris（ENTG）：提供從過濾器、流體處理到特種化學品的全鏈路高純解決方案，保障前驅體運輸和分配過程的潔淨度。
• 分析與量測裝置商：
  • 科磊（KLA Corporation， KLAC）：其光譜橢圓儀和X射線測量裝置，是監控高k介質和金屬柵奈米級膜厚、成分和功函式相關特性的關鍵。沒有線上量測，良率無從談起。

市場規模

金屬柵本身並不形成獨立的市場，其價值深度嵌入在先進製程裝置、材料及代工服務中。分析市場規模需從相關環節切入。

• HKMG相關沉積裝置市場：根據公開的行業分析報告（如TechInsights 2023年報告），用於高k金屬柵模組的ALD/PVD/ CVD裝置市場，在2022年全球規模約為35-40億美元。隨著3nm GAA製程資本支出在臺積電和三星的啟動，預計到2027年該細分市場將達到60-70億美元規模，年複合增長率（CAGR）約為10%-12%。
• 鉿基前驅體市場：TECHCET（2024年預估）資料顯示，用於原子層沉積的鉿基前驅體全球市場在2023年約為2.8億美元。受GAA奈米片對HfO₂用量增加的驅動，預計到2028年該市場將超過5億美元，CAGR接近13%。
• 代工服務價值：所有先進製程晶圓（7nm及以下）均包含HKMG結構。根據台積電2023年第四季度法說會資料，其7nm及更先進製程貢獻了公司總晶圓營收的67%。這間接表明，承載金屬柵技術的晶圓，構成了全球數百億美元先進邏輯代工價值的主體。

注：以上市場規模資料均為行業分析機構的公開估算，並非具體公司官方財報數字，不同來源口徑可能有差異。

玩家對比

對比核心晶圓代工廠在金屬柵技術上的差異化路線，可感知技術競爭的焦灼。

• 台積電（TSMC）：以其一貫的穩健路線，追求高良率與大規模量產。在金屬柵工程上，傾向於精細調節TiN基功函式疊層，通過漸變組分實現寬泛的多Vt選擇。在N2節點，我們注意到其轉向GAA奈米片架構，對金屬柵極的共形性和電阻提出了新的要求，並持續在公開技術論壇揭露其低電阻柵材料的進展。
• 三星電子（Samsung）：熱衷探索新材料，追求激進的效能指標。早在7nm節點即率先採用EUV光刻，並積極探索使用鈷（Co）、釕（Ru）等低阻材料作為金屬柵填充物，以對抗柵極電阻上升。其在3nm節點首發GAA（多橋通道MBCFET）架構，對在更窄空間內實現多層金屬堆疊和填充提出了業界最高的挑戰。
• 英特爾（Intel）：技術底蘊深厚，強調創新和系統級最佳化。其“英特爾4”及後續節點，公開資料重點描述了其增強型超薄金屬柵極和新型介面工程，旨在同時最佳化EOT和載流子遷移率。在向“英特爾20A”和“18A”演進中，帶狀場效應電晶體（RibbonFET，即GAA的一種）的金屬柵方案是其重獲製程領先性的關鍵支柱。

注：各家公司具體工藝配方和功函式金屬層堆疊細節從未公開，以上對比綜合自其各自技術論壇、IEDM/VLSI等頂會論文及公開新聞，僅反映已知的技術差異方向。

風險

• 物理極限與材料創新風險：隨著EOT逼近亞0.7nm，介面介電層（IL）的厚度已至極限，繼續減薄將導致隧穿漏電急劇惡化。同時，尋找功函式更易調控、電阻更低且與高k介質熱力學匹配的新型金屬/合金體系，研發成本和週期不可控。
• 工藝複雜度與成本失控風險：GAA結構所需的ALD/CVD沉積步驟數相比FinFET成倍增加，且沉積瑕疵（如奈米片間微空洞）的容錯率為零。這導致單顆晶片在金屬柵模組的製造成本顯著上升。當光刻層數和金屬沉積步驟激增，導致成本效益比不再符合摩爾定律規律時，邏輯微縮的經濟基礎將被動搖。
• 地緣政治驅動供應鏈碎片化風險：金屬柵靶材、前驅體等高純材料供應高度集中於日、美、歐的少數企業。各主要經濟體推動半導體供應鏈本土化，可能人為割裂全球統一的供應體系，導致研發效率下降和供給結構性短缺。公開資料未見對單一採購來源被切斷的時間節點預測，但供應鏈韌性已代工廠商當下首要關切。
• 遠期技術替代風險：“後CMOS”時代的潛在技術，如二維溝道材料（如TMDs）、碳奈米管（CNT）或自旋電子器件。其柵極控制機理或所需柵疊層材料體系，可能與現有金屬柵技術完全背離。目前主流觀點認為，在2030年前矽基CMOS仍保持絕對主流，但長期替代風險客觀存在。

誤讀糾偏

誤讀1：金屬柵就是簡單地把多晶矽換成一種通用金屬。 糾偏：這是最常見且錯誤的認識。實際上，在先進製程中，一個完整的金屬柵堆疊是一個複雜的多層薄膜體系，可能包含數種不同功能的材料，從靠近溝道的介面層、高k介質、功函式設定層、阻擋/浸潤層，到最後填充的低阻主體金屬，每一層材料的選擇、沉積方式、厚度和原子級介面質量都必須針對周圍結構進行單獨最佳化。它是一門“原子級尺度的材料堆疊工程”，而非簡單的材料替換。

誤讀2：金屬柵技術已經非常成熟，後續發展空間不大。 糾偏：恰恰相反，從FinFET轉向GAA奈米片結構，給金屬柵帶來了空前的挑戰，正在催生新一輪技術競賽。挑戰包括但不限於：如何在被奈米片分隔的、寬度僅有幾奈米的極限狹窄空間內，實現無空洞的低阻金屬填充；如何在奈米片疊層不同區域，實現完全一致的功函式薄膜共形生長；以及如何為每個被單獨包圍的溝道設計新的功函式，以實現更精細的電路設計。金屬柵工程是GAA時代最核心的研發重點之一，遠未定型。

最新事件

• 台積電N2工藝節點重大進展（2024年初）：根據台積電在IEEE ISSCC 2024上的揭露及多家半導體行業垂直媒體報道，其N2工藝將首次採用GAA奈米片電晶體，並配套全新的金屬柵極方案。儘管細節保密，但業內分析一致指向其對低電阻填充金屬和新型內功函式層的研發投入大幅增加。
• 三星宣佈其3nm GAA工藝良率已至成熟水平（2023年末）：三星電子在其2023年第四季度財報說明會上表示，其第二代3nm（SF3）GAA製程的良率已趨於穩定。此事件標誌著其獨創的MBCFET金屬柵極整合方案已通過大規模量產驗證，為行業提供了除台積電外的另一條技術路線實證。
• 英特爾在IEDM 2023大會上揭示關鍵GAA金屬柵研究：英特爾團隊在2023年IEDM上發表的論文，深入探討了在RibbonFET架構下，通過改善金屬柵與高k介質介面的“偶極子工程”，實現對閾值電壓的更強調控，並展示了鈷基填充柵極在降低電阻方面的成效。公開資料顯示，這被視為其18A節點的重要技術儲備。

追蹤指標

追蹤該領域的動態，建議定期關注以下幾類關鍵量化訊號和定性資訊：

1. 晶圓廠技術論壇更新：密切關注台積電技術研討會、三星代工論壇、英特爾“On”技術創新峰會中，關於電晶體效能的部分。重點指標是，他們最新公佈的邏輯單元（如高效能庫）的開關速度相對於上一代的提升百分比，以及Vt設定的具體檔位數。
2. 學術頂會論文：在每年的IEDM、VLSI Technology會議上，系統檢索“Gate-All-Around”、“Metal Gate”、“Work Function”、“EOT scaling”等關鍵詞。關注論文中展示的金屬柵極薄膜電阻值、EOT極限值和新的功函式材料組合，這些都是未來量產工藝的預備訊號。
3. 裝置與材料廠商財報與分析：定期查閱應用材料、科林研發半導體、東京電子的訂單（Backlog）構成和“邏輯、代工及其他”業務營收的增長情況。同時，關注TECHCET、TechInsights等機構釋出的關於ALD、CVD裝置市場和鉿前驅體市場的季度追蹤報告，可以判斷行業的資本支出強度和材料用量變化。
4. 專利資料庫監控：在Google Patents、Derwent Innovation等平台監控TSMC、Samsung、Intel提交的，分類號在H01L21/28（製作電極的方法）和H01L29/51（與絕緣柵場效電晶體相關的）旗下的新授權發明專利，提前發現其關於金屬柵堆疊的新材料和新整合的版面配置方向。

信源

• 權威行業綜述：IEEE Transactions on Electron Devices 中高k/金屬柵可靠性與整合專題的各期論文。
• 技術路線圖：國際器件與系統路線圖（IRDS™）2022及更新版本中，“More Moore”白皮書關於柵極工程和EOT縮放的章節。
• 公司公開揭露：台積電年度技術研討會報告、英特爾Intel Technology Day/“On”峰會材料、三星代工論壇公開演講。
• 行業分析：TechInsights、TECHCET、Gartner關於半導體裝置與材料市場的專題分析摘要。
• 學術資料庫：IEEE Xplore、Semiconductor Engineering網站（semiconductorengineering.com），用於檢索“HKMG”、“metal gate”、“GAA work function”等最新論文和深度分析。