中段制程（Middle-of-Line）
1 摘要：3秒看懂中段制程的战略价值
中段制程（Middle-of-Line, MOL）是半导体制造工艺中，承前启后的关键战略模块。它精准地衔接了前段制程（Front-End-of-Line, FEOL）——在硅衬底上构造数十亿纳米级晶体管——与后段制程（Back-End-of-Line, BEOL）——铺设十几层用以连接晶体管的全局金属互连迷宫。MOL的核心使命是在晶体管的源极、漏极和栅极等微观电极之上，通过一系列高精度的接触孔（Contact）蚀刻、金属硅化物生成与金属填充工艺，再辅以局部互连层（M0/V0），将这些纳米级的信号节点稳健地引出并放大至微米级的第一层全局金属布线，从而实现从晶体管世界到互连世界的关键“第一公里”跨越。
这一咽喉地带从根本上决定了电信号离开晶体管后的初始质量，是芯片速度、功耗、可靠性和制造良率最深藏不露却最具决定性的控制旋钮。MOL中的任何一个接触孔，如果其电阻值偏离设计目标1%，乘以一枚先进芯片中动辄数百亿的庞大基数，都会转化为毫瓦乃至瓦级的额外功耗，直接侵蚀移动设备的电池续航，或推高数据中心的运营成本。随着制程工艺不可阻挡地向5 nm、3 nm乃至埃米（Å）节点挺进，晶体管结构从平面走向三维FinFET，再到纳米片环绕栅极（GAA），MOL的工艺复杂度、成本占比以及对整体性能的制约作用，均已升至前所未有的高度。它已不再是简单的连接步骤，而是成为延续摩尔定律、榨取每一代工艺节点性能红利的终极技术战场。
2 产业情境：从超级都会的交通枢纽透视MOL的战略瓶颈
为了直观理解MOL的战略地位，我们可以将一枚拥有数百亿晶体管的先进芯片，构想为一座囊括数百亿居民、全天候无休的超级垂直都会。**前段制程（FEOL）**所构建的数十亿晶体管，便是这座都市中密集的摩天大楼群，每个房间里的每一位居民（载流子）都在进行着高速的计算活动。**后段制程（BEOL）**那十几层纵横交错的金属互连线，则构成了这座城市分层级的立体交通大动脉系统：从地下的地铁网络、地面的主干道，到空中的高架快速路和直达航线，负责在宏观尺度上实现海量数据与电力的长途奔袭。
那么，中段制程（MOL）是什么？它是每一栋摩天大楼与城市交通大动脉之间，所有出入口通道、旋转门、电梯井、地下车库匝道和门禁系统的集合体。这一局部交通枢纽的容量与效率，直接决定了整栋大楼的通勤极限。如果这些通道设计狭窄（高电阻）、门禁故障（接触不良）或电梯等待时间过长（RC延迟过大），那么无论大楼内部的人员效率多高，或城市主干道多么宽阔通畅，全城的通勤效率将在起点处就陷入难以挽回的瘫痪。
在现实的芯片中，这个比喻惊人地准确。一枚5 nm的智能手机SoC，其内部的接触孔总数可高达数百亿个，将它们首尾相连，总长度甚至可以达到惊人的“公里”级别。每一个接触孔都是电子流的必经关卡。从制造成本结构来看，MOL环节的复杂度正驱动其成本占比急剧攀升。在成熟的28 nm节点，MOL相关工艺仅占整个晶圆制造成本的约5%；到了7 nm/5 nm节点，由于引入了多重图形化、高精度自对准刻蚀和新材料填充，这一比例已飙升至15%以上；而在即将量产的3 nm及更先进的节点，伴随更复杂的GAA接触方案和背面供电整合，这一成本占比预计将突破20%。极限性能的物理天花板，正首先在MOL这道连接咽喉上显现其不可逾越的轮廓。可以说，谁能攻克MOL的极限工程挑战，谁就掌握了开启下一代高性能计算的钥匙。
3 技术演进（上）：应变硅与HKMG时代的MOL奠基之战
MOL工艺的演进史，本身就是一部浓缩的半导体材料与工程创新史诗，每一次革命都旨在驯服伴随尺寸微缩而急剧恶化的电阻与寄生效应。这场革命的开端可追溯到65 nm节点。当时，单纯依赖尺寸缩小来提升性能的路径开始失效，应变硅工程首次被大规模集成到MOL之中，开启了“材料驱动性能”的新纪元。通过在MOL阶段沉积具有高应力的氮化硅接触刻蚀停止层（Contact Etch Stop Layer, CESL），或是在源漏区域嵌入压缩应力的硅锗（e-SiGe）外延层，MOL工艺成功地在晶体管沟道中引入了单轴拉伸或压缩应力，显著提升了载流子的迁移率。这可以理解为，通过摩天大楼的物理结构设计（应力工程），在不改变房间布局（晶体管尺寸）的情况下，大幅提高了人员在楼层间的移动速度。
进入28 nm节点，**高K金属栅（HKMG）**技术的全面普及，为MOL带来了一场深刻的整合性挑战。传统的二氧化硅/多晶硅栅极堆叠被高K介质/功函数金属/填充金属栅极所取代。MOL的接触刻蚀工艺必须在保证极薄等效氧化层（EOT）不受等离子体损伤的前提下，精准地在仅数十纳米的栅极顶部停止，并实现对不同功函数金属层的高选择性刻蚀。任何微小的过刻蚀或侧壁损伤，都会导致功函数偏移，进而引起晶体管阈值电压（Vt）的漂移和器件性能失效。这标志着MOL从一个相对粗放的机械连接步骤，进化为需要原子级精度控制的精密手术，其工艺窗口被压缩至极限。
4 技术演进（下）：FinFET、钴互联与GAA的MOL范式革命
当晶体管工艺推进至22 nm/16 nm FinFET时代，鳍式晶体管的三维结构迫使MOL发生了一场从平面到拓扑的范式革命。接触孔不再是简单的平面开孔，而是要实现对鳍（Fin）顶部和两个侧壁的三面包覆式接触，以最大化接触面积并降低电阻。这要求MOL的刻蚀和填充工艺具备极高的深宽比处理能力和完美无瑕的台阶覆盖率。同时，为了在密集排列的鳍之间精准地打开接触孔而不损坏相邻晶体管，**自对准接触（Self-Aligned Contact, SAC）**工艺应运而生。通过在栅极顶部预先形成一层坚固的氮化硅硬掩模，MOL刻蚀得以利用不同材料间的极高刻蚀选择性，实现“盲开”效果，即使光刻对准存在微小偏差，接触孔也能被自动导向至源漏区域，这成为提升良率和密度的基石。
进入7 nm/5 nm节点后，传统接触金属钨（W）的局限性凸显，一场由材料创新驱动的替代革命正式上演。接触金属从钨向钴（Co）的迭代，是MOL历史上最关键的转折点之一。在极小的关键尺寸（CD）下，钨所需的厚高阻氮化钛/氮化钨（TiN/WN）阻障层在总电阻中占比过大，导致导线有效电阻呈指数级上升。钴则凭借其更短的电子平均自由程和更薄的阻障层需求，在10-20纳米尺度的接触孔中实现了比钨更低的整体电阻。这一转变波及了整个填充体系，从CVD/ALD成核层到本体填充工艺，带动了前驱体化学、反应腔体设计等一系列设备生态的全面升级。
而在3 nm及以下的环绕栅极（GAA）纳米片晶体管时代，MOL迎来了前所未有的极限挑战。接触结构必须在一单个接触孔内，同时与垂直堆叠的三到四片、每片厚度仅几纳米的硅通道形成完美连接。这相当于在一个竖井内，精准地为每一层楼安装独立的电梯门。接触电阻预算被压缩至亚百欧姆量级，任何界面的微小缺陷或氧化残留都将被无限放大。为此，MOL催生了原子层刻蚀（ALE）、超级保形选择性金属沉积等尖端技术，力求在最苛刻的三维几何内实现近乎完美的金属-半导体接触界面。
5 范式颠覆：背面供电网络如何重塑MOL的拓扑版图
如果说材料与结构的迭代是MOL内部的演变，那么**背面供电网络（Backside Power Delivery Network, BSPDN）**的引入，则是对MOL传统拓扑架构的一次彻底的外部颠覆与重建。在传统的芯片布线中，电源线和信号线都拥挤在晶圆的同一面（正面），共享BEOL的宝贵布线资源。这导致了严重的电压降（IR Drop）、信号串扰和布线拥塞，成为性能提升的关键“堵点”。
BSPDN的核心思想，是将整个庞大而粗壮的电源分配网络，通过晶圆减薄和深硅通孔（Through-Silicon Via, TSV）等技术，完整地移植到晶圆的背面。这一变革直接改写了MOL的使命定义。从此，晶圆正面精简为纯粹的“信号处理面”，MOL和正面的BEOL专注于高频、低延迟的信号互联；而晶圆背面则成为专用的“能源供应面”，通过大尺寸的背面金属层直接向晶体管底部馈送稳定的电力。这使得MOL的接触系统发生了解耦和分化：一部分是正面传统的、精细的信号接触孔与局部互连；另一部分则是全新的、深宽比极高的穿硅电源接触孔，它们必须垂直贯穿整个硅衬底或埋氧层，直抵晶体管底部的电源端子。
这场架构革命对MOL工艺带来了全新挑战。首先，它要求极高的晶圆减薄与键合精度，确保薄至数微米的器件层在转移和后续高温工艺中完好无损。其次，形成了从背面进行亚微米级对准的光刻要求，即在晶圆背面精确找到数百亿个正面对应的晶体管位置。这不仅不亚于一次MOL工艺架构的重启，更意味着中段制程的概念从“一面”扩展到了“两面”，其复杂性和集成度迈上了一个全新的历史台阶，是延续摩尔定律走向2纳米及以下节点的必经之路。
6 工艺流程全景：解构MOL的四大核心工程模块
尽管工艺节点不断演进，MOL的宏观工艺流程框架始终保持其内在逻辑，可被系统地解构为环环相扣、步步为营的四大核心工程模块，每一步都是对物理极限的精准挑战。
第一模块：接触孔形成（Contact Hole Formation）。 在晶体管完成、应力记忆技术（SMT）施加后，第一层层间介质（ILD0，多为掺碳氧化硅或其他低介电常数材料）被沉积并平坦化。MOL征程的第一步，就是将整个晶圆变为一个极端精密的微雕战场，通过浸没式或极紫外（EUV）光刻定义接触孔图样，再使用高度复杂的等离子体干法刻蚀工艺，在SiO₂基介质中打开数以百亿计、直达源极、漏极、栅极表面的垂直纳米通道。这是对深宽比、选择性和形态控制的终极考验。
第二模块：金属硅化物形成（Silicide/Contact Formation）。 接触孔底部的硅表面一经暴露，必须立即形成一层极薄而致密的金属硅化物，如硅化钛（TiSi₂）、硅化镍（NiSi）或嵌入铂的镍硅（NiPtSi），作为金属与半导体之间的关键界面层。这一步骤通过物理气相沉积（PVD）淀积一层高纯金属（如Ni、Ti），再经过精确控制的快速热退火（RTA）反应生成。其目标是实现极低接触电阻的“欧姆接触”，避免形成具有整流效应的肖特基结，这是决定晶体管驱动电流和开关速度的核心要素之一。
第三模块：接触金属填充（Contact Metal Fill）。 这是对纳米级缝隙的终极填充技术。首先，需要在极高深宽比的孔内，通过原子层沉积（ALD）技术，沉积一层原子级厚度、绝对连续且保形的阻障层（如TiN、TaN）和衬垫层，以防止金属扩散至介质并提高附着性。随后，通过化学气相沉积（CVD）或电化学沉积（ECD）将主体金属（如W、Co、Mo）缝隙式填入，确保不留任何微观空洞，形成从头至尾密实可靠的导电栓。
第四模块：局部互连（Local Interconnect, M0/V0）。 接触孔引出后，通过铜（Cu）大马士革工艺，在接触层之上形成第一层超精细的金属线（M0）和连接M0与BEOL首层的通孔（V0）。这一层将多个晶体管的信号进行初步汇聚与分配，完成从纳米级接触世界到第一层微米级全局互连的过渡。这四大模块前后交织着无数的表面湿法/干法清洗、化学机械抛光（CMP）和计量检测步骤，构成了MOL宏大而精密的工艺交响乐。
7 关键战役：接触刻蚀——纳米尺度的高深宽比攻坚战
接触孔刻蚀是MOL工艺中打响的第一场、也是最极限的硬仗。在5 nm及更先进节点的逻辑区域，一个典型接触孔的关键尺寸（CD）可能小于20纳米，而为了维持足够的电学隔离能力，介质层厚度并未能等比减薄，导致接触孔的深宽比（高/宽）轻松超过15:1，在连接底部源漏的细长槽状结构中甚至可达到20:1以上的极端水平。这相当于要求钻机在钻出一个直径仅20厘米、深达3-4米深的完美垂直井，且井壁必须光滑如镜。
此役面临着三大复合性挑战。首要挑战是深宽比相关刻蚀（ARDE）效应，即随着刻蚀深度增加，反应物自由基和离子进入孔底通量衰减，刻蚀产物也难以逸出，导致底部刻蚀率显著低于顶部，极易造成通孔底部未完全打开（“未开”）。其次，侧壁形貌控制异常艰难。高能离子轰击和自由基化学反应必须精确平衡，并配合多重循环的“淀积-刻蚀（Dep-Etch）”脉冲工艺。在每一步循环中，先淀积一层纳米级的氟碳聚合物保护膜，再用定向离子轰击清除底部保护膜并刻蚀介质，以保护侧壁不被横向侵蚀。一旦侧壁钝化层沉积不足或均一性差，就会导致侧壁弓曲（Bowing）或粗细不均的“颈缩”现象，为后续填充埋下致命空洞风险。
最后，微掩蔽效应是导致低良率的顽固杀手。前序工艺（如CMP、湿法清洗）可能残留微不可察的坚硬纳米颗粒，在主体等离子体刻蚀过程中，这些颗粒成为局部“微掩模”，在其下方形成深达数百纳米的“草状”或“针形”硅损失缺陷，刺穿底层晶体管。解决方案是系统性地引入原位高能氩离子溅射清洗、开发高选择比的复杂刻蚀化学气体组合（如C₄F₈/Ar/O₂），并深度融合先进过程控制（APC）系统，实现真正的原子层精度层层推进。
8 关键战役：硅化物工程——塑造欧姆接触的原子界面
接触孔底部的金属硅化物层是电流穿越的固-固界面，其质量是晶体管性能的阀门。此工程的目标是构建一个原子键合完美、热力学稳定、且电阻极低的欧姆接触界面，避免产生肖特基势垒。随着源漏区尺寸缩减至10纳米量级，接触面积锐减，原先相对宽松的界面电阻预算被压缩至几乎为零。任何氧化物残渣、界面态缺陷或不平整的形貌，都会导致致命性的接触电阻飙升。
面对FinFET和GAA等立体结构，工艺挑战从平面转向三维保形。在FinFET中，硅化物需均匀地形成在鳍的顶部和两个侧壁；在GAA结构中，则需环绕纳米片通道。为了在极限尺度下控制反应，业界倾向于采用改进的两步退火工艺。首先沉积金属（如NiPt），进行第一次低温快速热退火（RTP），形成高电阻的Ni₂Si或NiSi₂亚稳态中间相。然后用湿法选择性刻蚀，移除未反应金属，最后进行第二次更高温度的RTP，使其转化为低电阻且稳定的NiSi最终相。这种“先反应-再清洗-再成相”的策略，能有效防止硅在非目标区域过度消耗，对控制短沟道效应至关重要。
此外，为了应对连接GAA多层纳米片的挑战，一种前沿技术是预接触清洗与界面工程。这不仅需要去除原生氧化物，更追求对硅表面进行原子级钝化，如使用SF₆/NH₃远程等离子体生成一层极薄的氮化硅（SiN）界面层，以抑制金属沉积初期的过度反应。与此同时，通过掺杂镓（Ga）、碲（Te）等元素的δ掺杂技术，在金属-半导体界面处形成原子级陡峭的偶极子层，可有效减薄势垒宽度，从而将接触电阻率（ρc）推向量子极限以下的10⁻⁹ Ω·cm²数量级，这是进入埃米时代必须完成的材料科学奇迹。
9 关键战役：无空洞接触金属填充——挑战物理极限的纳米缝隙填充术
接触孔的填充流程，本质上是在极端深宽比的纳米级沟槽内部进行的一场三维物质组装。任何微小的空洞、接缝或阻障层/衬垫层不连续，都会在后继的热工艺中演变为严重的可靠性陷阱，导致电阻急剧增加乃至开路失效。这项任务在从钨（W）向钴（Co）的过渡中经历了技术与成本的全面洗牌。
对于钨填充，技术已发展得极为复杂但成熟。核心是其在垂直方向极高的“自底向上”选择性。通常采用六氟化钨（WF₆）与氢气（H₂）的化学气相沉积，但WF₆对硅有极强的侵蚀性，因此必须经由高度保形的ALD-TiN阻障层保护。整个填充过程被细分为“成核-体沉积”多步序列：先用SiH₄/B₂H₆与WF₆反应，在阻障层上生成一层极薄且连续的高质量钨籽晶层，这是后续体沉积均匀生长的关键。随后切换至WF₆和H₂，利用其在钨表面的快速分解动力学，实现几乎不留孔隙的无缝填充。
钴填充则开启了另一套全新的化学体系。常用的前驱体为Co₂(CO)₈（八羰基二钴）等金属有机化合物，通过热CVD或等离子增强CVD（PE-CVD）进行填充。其最大技术优势在于，钴本身可直接充当部分阻障层，因此所需预沉积的ALD-TaN/TiN阻障层可以极薄，为低电阻导电金属留出更大截面积。挑战在于钴沉积的形核控制更难，极易受到表面状态影响而形成粗糙形貌。目前，结合ALD技术沉积超薄且百分百保形的氮化钛/钴（TiN-Co）协同衬垫层，再进行CVD填充的二合一方案，已成为主流。最新的研究前沿已向无阻障层的钌（Ru）、钼（Mo）填充体系探索，以试图将接触孔的有效电阻降至物理极限。
10 关键战役：局部互连（M0/V0）——在纳米与微米世界间架设桥梁
MOL的终章，是构建名为M0/V0的局部互连层。它不仅要完成对数百亿个独立接触栓的“信号汇聚”，更承载着将纳米尺度信号格局，平稳转换至后段微米尺度金属互连架构的艰巨任务。M0作为最底层金属线，其宽度和间距与接触孔属同一数量级，共同构成了整个芯片中最为密集、工艺管控最为严苛的图形排列。这一层的微小缺陷，如桥接短路或线宽粗糙度（LWR）过大，都将引发芯片的全局性失效。
当前，最先进的M0/V0层制造几乎完全采用铜大马士革工艺的极微缩版本。其流程始于M0介质层的沉积（通常是超低介电常数的SiCOH材料），并通过超高分辨率光刻与刻蚀定义出沟槽和通孔图形。紧接着，一套完整的金属化流程被启动，依次包括：利用物理气相沉积（PVD）或ALD技术沉积一层极其保形的钽/氮化钽（Ta/TaN）阻障层；接着沉积超薄的物理气相沉积铜籽晶层；然后通过电化学电镀（ECD）实现铜的超级填充，从底部开始填充无空洞；最后以化学机械抛光（CMP）磨削掉多余金属，实现电路图形平面化。
在GAA与背面供电并存的未来，局部互连层正经历一场深刻的职责分化，形成**正面M0与背面BPR（背面电源轨）**的双重局部互连体系。正面M0专注于载流高速信号，因此寄生电容成为首要矛盾，催生了采用气隙（Air-gap）或更低介电常数介质的终极需求。背面BPR直线用于提供强健电源，因此要求极低电阻和耐受大电流密度，其工艺路线趋向采用更厚的、甚至多层级的大尺寸金属，如直接使用钌（Ru）作为主体，省略复杂的铜阻障层，以实现单一金属简化架构，同时满足超低电阻需求。这本质上是将MOL为性能优化的智能分隔策略，推向了极致。
11 工艺保障：应力、清洗与CMP——MOL中的隐性守护神
在大开大合的接触刻蚀与填充之间，几个贯穿始终的“工艺守护神”扮演着决定成败的隐形角色。它们在看不见的细微处，消除应力、清除污染、平整界面，是保证整个MOL流程稳健运行的基石。
应力管理是首个贯穿性课题。从CESL氮化硅层开始，极高的本征应力（拉伸或压缩）就被有意引入，以强化沟道迁移率，这本身利大于弊。然而，MOL中不同材料热膨胀系数（CTE）的极端失配，也会引入非预期的破坏性热应力。例如，金属接触栓与周围氧化硅介质在高温退火后的冷却过程中，会积累巨大的内应力，可能导致介质龟裂或界面分层。现代MOL工艺会通过巧妙交错沉积具有反向应力特征的薄膜、插入应力松弛层，或精细调控退火升降温度速率，在整个工艺热循环中进行全局性的应力补偿，维持晶圆翘曲度在曝光可接受范围内。
接触后清洗则是原子级的排雷行动。高能等离子体刻蚀不仅会物理溅射底部硅，还会在孔侧壁留下一层富含碳-氟聚合物的“反应副产物皮膜”，并在底部形成一层被等离子体损伤、注入离子和污染物的牺牲层。清除它们必须采用高度优化的多步湿法组合。典型的配方策略可能包括：先用微碱性有机溶剂（含F⁻）溶解聚合物皮膜；再用稀氢氟酸（dHF）剥离化学氧化物牺牲层；最后用NH₄OH/H₂O₂/H₂O标准清洗液（SC1）进行超洁净钝化，使硅表面呈氢钝化的完美清洁态，为毫秒后抵达的硅化物沉积金属做好准备。
**化学机械抛光（CMP）**则是MOL为数不多的平坦化守护者。当接触金属钨或钴通过毯式沉积填满所有孔洞并覆盖整个晶圆后，必须用CMP将其精确地停止在介质表面，实现全局电气隔离。在先进节点，这带来了“碟形凹陷”和“介质侵蚀”的终极挑战：不同图形密度的区域，其抛光速率不同，极易造成密集区的金属凹陷或孤立区的介质过抛。解决方案是采用高选择比抛光液，集成终点检测系统以在到达介质时立即停止，并协同设计版图填充哑元图形（Dummy Fill），以实现晶圆级全局平坦化。
12 良率与可靠性：MOL缺陷的放大效应与寿命瓶颈
MOL的工艺健康度，直接等同于芯片的良率与服役寿命。因其处于晶体管与互连的“咽喉要道”，任何细微缺陷都将产生不合比例的放大效应，成为隐性的性能杀手和寿命终结者。
在良率方面，第一大天敌是接触未开或高阻。一个深宽比20:1的接触孔，哪怕只是底部拐角处残留几纳米的介质，或因聚合物微掩膜造成底部变窄，都会导致接触电阻从十欧姆量级飙升至上兆欧姆，形成断断续续的“软连接”，该晶体管便无法有效开关，导致整个逻辑单元功能错误，直接造成芯片良率下降。第二大天敌是接触-栅极短路。在紧张布局下，自对准接触工艺若出现选择性损失，接触孔可能过度刻蚀并“擦伤”邻近的栅极侧壁氮化硅保护层，一旦后续金属填充贯穿此处，导致栅极与源漏短路，一道直通天地的漏电通路就此形成，成为致命缺陷。
在可靠性方面，MOL是多种失效机制的策源地。应力迁移（SM）是最大的长期威胁。在持续的大电流密度和高温工作环境下，接触孔中的金属原子（尤其是钴）会在应力梯度驱动下，沿晶界或介质界面定向扩散，在孔的一端形成空洞，极端情况下可完全断路。通过采用更大晶粒尺寸的单晶或多晶金属，并在孔口增加强化结构可缓解此问题。另一个恐怖巨头是电迁移（EM），特别是接触孔底部的微小原电池效应会加速金属自界面消逝。完美无瑕的阻障层和超级填充是抵抗EM的物理底线。再之，**与时间相关介质击穿（TDDB）**的风险，要求不同电位金属间的绝缘介质在高温高压下，历经十年不发生击穿，这要求对介质材料纯度和界面态进行极致级别的管控。
13 量测与表征：以原子尺度的慧眼透视MOL世界
要征服MOL的物理极限，必须依托前沿量测与表征技术为其装上了一双可洞察原子世界的“慧眼”。这不仅是对结果的检验，更是为工艺开发提供数据支持的导航仪，贯穿材料开发、工艺调试和在线监控的全周期。
在高深宽比接触孔的3D形貌测量领域，传统光学显微镜和普通扫描电镜（SEM）已完全失效。整个行业依赖三维透射电子显微镜（3D TEM）进行破坏性微结构解析，但难以用于在线监控。为此，**散射测量（Scatterometry）**技术大放异彩。它利用宽光谱椭圆偏振仪或反射仪，照射由数十亿个接触孔构成的周期性图形，通过分析衍射光的光谱特征，并与严密的电磁场建模数据库比对，可在1秒内无损提取孔深、顶部与底部关键尺寸、侧壁角等3D形貌参数，成为先进过程控制（APC）的实时反馈核心。
对于接触界面的成分与化学态分析，集成于TEM的电子能量损失谱（EELS）与能量色散X射线光谱（EDS）堪称绝配。它们能以亚纳米分辨率绘制接触截面的元素分布图，精确判定在硅化物-硅界面是否有氧或氟的异常富集，或阻障层金属是否有向硅体内扩散的失效风险。而对于关键接触电阻的测量，已经进入到四端法开尔文结构（Kelvin Resistor）和更精密的传输线方法（TLM）的微观世界。通过在切割道上设计特制测试结构，可直接、精确地剥离引线电阻，提取出唯一反映界面质量的接触电阻率（ρc），为每一批次工艺的硅化物工程打出最终分数，其精度可达10⁻¹⁰ Ω·cm²级别。
14 未来展望：面向2纳米及埃米时代的MOL前沿阵线
展望GAA与Complementary FET（CFET）、二维材料等未来技术节点，MOL正走向一场更根本、更颠覆性的技术革命。在2纳米及以下的埃米时代，晶体管将从纳米片的水平堆叠走向N管与P管垂直堆叠的CFET架构，这将引发MOL的彻底重构。
混合维度接触将成为必然。芯片将可能引入二维半导体材料（如MoS₂），其单原子层厚度完全不同于传统硅。MOL接触必须解决金属与二维材料间独特的费米能级钉扎和范德华间隙问题。原子层沉积和原子层刻蚀（ALE）将不再是前沿选项，而是整个MOL的绝对标配工艺。ALE能以单原子层的精度，柔和地剥离表面残渣并修整接触孔三维形貌，实现完美垂直度。
**全环绕接触（Wrap-Around Contact）**将成为新约定。对于未来的晶体管，接触金属将全方位、无死角地包裹住整个源极或漏极区域，以最大化接触周长，抵消尺寸微缩带来的面积损失。这将要求实现“自底向上”和“自顶向下”相结合的各向异性金属选择性生长，其技术核心在于表面化学选择性的极致操控。
在材料层面，无阻障层金属化是终极目标。钌（Ru）和钼（Mo）作为天生阻障性良好的贵金属与准贵金属，正在被广泛研究。其目标在于取消高阻塞层，使其导电性差的障碍，实现单一金属的填充，从而空出更多的导电截面，将接触栓总体有效电阻降至终极极限。此外，利用**自组装分子层（SAM）**进行表面功能化，在接触界面形成原子级精确的偶极子阵列，将是从根本上调节肖特基势垒高度、将界面欧姆接触电阻降至极致的终极化学武器。MOL的战争，正在从宏观形貌控制，全面转向原子级界面物理与化学的终极博弈。
15 结论：MOL——定义芯片性能的终极微观疆界
纵观半导体制造的宏大叙事，中段制程（MOL）早已从一个简单的工艺衔接步骤，演变成为决定芯片终极性能、功耗与面积（PPA）的微观战略高地。它是物理世界与电气性能之间的终极翻译者，是将数十亿个微弱晶体管信号，汇聚成改变世界之强大算力的第一道闸口。从历史维度看，是MOL率先拥抱了应变硅、钴互联、自对准接触等革命性技术，开启了从几何微缩到材料与架构创新的范式转移。
在未来，伴随背面供电的普及和GAA/CFET架构的成熟，MOL的概念版图将空前扩张，形成正面信号与背面电源协同作战的全新多维体系。其工艺精度要求将正式步入原子尺度的时代：原子层沉积、原子层刻蚀、原子级界面调控将成为车间标配。那数以百亿计、深藏于纳米竖井底部毫不起眼的硅化物接触，每一个都是人类工程智慧在原子尺度上雕琢出的奇迹。攻克这一“咽喉”地带的技术壁垒，不仅需要光刻机传递图形，更需要材料、化学、物理、等离子体科学和精密计量的全产业链协同冲锋。可以说，谁掌握了MOL的终极奥秘，谁就将赢得后摩尔时代定义芯片性能的最终话语权，这是半导体制造最高王冠上，那颗连接过去与未来的璀璨明珠。