中段製程（Middle-of-Line）
1 摘要：3秒看懂中段製程的戰略價值
中段製程（Middle-of-Line, MOL）是半導體制造工藝中，承前啟後的關鍵戰略模組。它精準地銜接了前段製程（Front-End-of-Line, FEOL）——在矽襯底上構造數十億奈米級電晶體——與後段製程（Back-End-of-Line, BEOL）——鋪設十幾層用以連線電晶體的全域性金屬互連迷宮。MOL的核心使命是在電晶體的源極、漏極和柵極等微觀電極之上，通過一系列高精度的接觸孔（Contact）蝕刻、金屬矽化物生成與金屬填充工藝，再輔以區域性互連層（M0/V0），將這些奈米級的訊號節點穩健地引出並放大至微米級的第一層全域性金屬佈線，從而實現從電晶體世界到互連世界的關鍵“第一公里”跨越。
這一咽喉地帶從根本上決定了電訊號離開電晶體後的初始質量，是晶片速度、功耗、可靠性和製造良率最深藏不露卻最具決定性的控制旋鈕。MOL中的任何一個接觸孔，如果其電阻值偏離設計目標1%，乘以一枚先進晶片中動輒數百億的龐大基數，都會轉化為毫瓦乃至瓦級的額外功耗，直接侵蝕移動裝置的電池續航，或推高資料中心的運營成本。隨著製程工藝不可阻擋地向5 nm、3 nm乃至埃米（Å）節點挺進，電晶體結構從平面走向三維FinFET，再到奈米片環繞柵極（GAA），MOL的工藝複雜度、成本佔比以及對整體效能的制約作用，均已升至前所未有的高度。它已不再是簡單的連線步驟，而是成為延續摩爾定律、榨取每一代工藝節點效能紅利的終極技術戰場。
2 產業情境：從超級都會的交通樞紐透視MOL的戰略瓶頸
為了直觀理解MOL的戰略地位，我們可以將一枚擁有數百億電晶體的先進晶片，構想為一座囊括數百億居民、全天候無休的超級垂直都會。**前段製程（FEOL）**所建置的數十億電晶體，便是這座都市中密集的摩天大樓群，每個房間裡的每一位居民（載流子）都在進行著高速的計算活動。**後段製程（BEOL）**那十幾層縱橫交錯的金屬互連線，則構成了這座城市分層級的立體交通大動脈系統：從地下的地鐵網路、地面的主幹道，到空中的高架快速路和直達航線，負責在宏觀尺度上實現海量資料與電力的長途奔襲。
那麼，中段製程（MOL）是什麼？它是每一棟摩天大樓與城市交通大動脈之間，所有出入口通道、旋轉門、電梯井、地下車庫匝道和門禁系統的集合體。這一區域性交通樞紐的容量與效率，直接決定了整棟大樓的通勤極限。如果這些通道設計狹窄（高電阻）、門禁故障（接觸不良）或電梯等待時間過長（RC延遲過大），那麼無論大樓內部的人員效率多高，或城市主幹道多麼寬闊通暢，全城的通勤效率將在起點處就陷入難以挽回的癱瘓。
在現實的晶片中，這個比喻驚人地準確。一枚5 nm的智慧手機SoC，其內部的接觸孔總數可高達數百億個，將它們首尾相連，總長度甚至可以達到驚人的“公里”級別。每一個接觸孔都是電子流的必經關卡。從製造成本結構來看，MOL環節的複雜度正驅動其成本佔比急劇攀升。在成熟的28 nm節點，MOL相關工藝僅佔整個晶圓製造成本的約5%；到了7 nm/5 nm節點，由於引入了多重圖形化、高精度自對準刻蝕和新材料填充，這一比例已飆升至15%以上；而在即將量產的3 nm及更先進的節點，伴隨更復雜的GAA接觸方案和背面供電整合，這一成本佔比預計將突破20%。極限效能的物理天花板，正首先在MOL這道連線咽喉上顯現其不可逾越的輪廓。可以說，誰能攻克MOL的極限工程挑戰，誰就掌握了開啟下一代高效能運算的鑰匙。
3 技術演進（上）：應變矽與HKMG時代的MOL奠基之戰
MOL工藝的演進史，本身就是一部濃縮的半導體材料與工程創新史詩，每一次革命都旨在馴服伴隨尺寸微縮而急劇惡化的電阻與寄生效應。這場革命的開端可追溯到65 nm節點。當時，單純依賴尺寸縮小來提升效能的路徑開始失效，應變矽工程首次被大規模整合到MOL之中，開啟了“材料驅動效能”的新紀元。通過在MOL階段沉積具有高應力的氮化矽接觸刻蝕停止層（Contact Etch Stop Layer, CESL），或是在源漏區域嵌入壓縮應力的矽鍺（e-SiGe）外延層，MOL工藝成功地在電晶體溝道中引入了單軸拉伸或壓縮應力，顯著提升了載流子的遷移率。這可以理解為，通過摩天大樓的物理結構設計（應力工程），在不改變房間版面配置（電晶體尺寸）的情況下，大幅提高了人員在樓層間的移動速度。
進入28 nm節點，**高K金屬柵（HKMG）**技術的全面普及，為MOL帶來了一場深刻的整合性挑戰。傳統的二氧化矽/多晶矽柵極堆疊被高K介質/功函式金屬/填充金屬柵極所取代。MOL的接觸刻蝕工藝必須在保證極薄等效氧化層（EOT）不受等離子體損傷的前提下，精準地在僅數十奈米的柵極頂部停止，並實現對不同功函式金屬層的高選擇性刻蝕。任何微小的過刻蝕或側壁損傷，都會導致功函式偏移，進而引起電晶體閾值電壓（Vt）的漂移和器件效能失效。這標誌著MOL從一個相對粗放的機械連線步驟，進化為需要原子級精度控制的精密手術，其工藝視窗被壓縮至極限。
4 技術演進（下）：FinFET、鈷互聯與GAA的MOL範式革命
當電晶體工藝推進至22 nm/16 nm FinFET時代，鰭式電晶體的三維結構迫使MOL發生了一場從平面到拓撲的範式革命。接觸孔不再是簡單的平面開孔，而是要實現對鰭（Fin）頂部和兩個側壁的三面包覆式接觸，以最大化接觸面積並降低電阻。這要求MOL的刻蝕和填充工藝具備極高的深寬比處理能力和完美無瑕的臺階覆蓋率。同時，為了在密集排列的鰭之間精準地開啟接觸孔而不損壞相鄰電晶體，**自對準接觸（Self-Aligned Contact, SAC）**工藝應運而生。通過在柵極頂部預先形成一層堅固的氮化矽硬掩模，MOL刻蝕得以利用不同材料間的極高刻蝕選擇性，實現“盲開”效果，即使光刻對準存在微小偏差，接觸孔也能被自動導向至源漏區域，這成為提升良率和密度的基石。
進入7 nm/5 nm節點後，傳統接觸金屬鎢（W）的侷限性凸顯，一場由材料創新驅動的替代革命正式上演。接觸金屬從鎢向鈷（Co）的迭代，是MOL歷史上最關鍵的轉折點之一。在極小的關鍵尺寸（CD）下，鎢所需的厚高阻氮化鈦/氮化鎢（TiN/WN）阻障層在總電阻中佔比過大，導致導線有效電阻呈指數級上升。鈷則憑藉其更短的電子平均自由程和更薄的阻障層需求，在10-20奈米尺度的接觸孔中實現了比鎢更低的整體電阻。這一轉變波及了整個填充體系，從CVD/ALD成核層到本體填充工藝，帶動了前驅體化學、反應腔體設計等一系列裝置生態的全面升級。
而在3 nm及以下的環繞柵極（GAA）奈米片電晶體時代，MOL迎來了前所未有的極限挑戰。接觸結構必須在一單個接觸孔內，同時與垂直堆疊的三到四片、每片厚度僅幾奈米的矽通道形成完美連線。這相當於在一個豎井內，精準地為每一層樓安裝獨立的電梯門。接觸電阻預算被壓縮至亞百歐姆量級，任何介面的微小缺陷或氧化殘留都將被無限放大。為此，MOL催生了原子層刻蝕（ALE）、超級保形選擇性金屬沉積等尖端技術，力求在最苛刻的三維幾何內實現近乎完美的金屬-半導體接觸介面。
5 範式顛覆：背面供電網路如何重塑MOL的拓撲版圖
如果說材料與結構的迭代是MOL內部的演變，那麼**背面供電網路（Backside Power Delivery Network, BSPDN）**的引入，則是對MOL傳統拓撲架構的一次徹底的外部顛覆與重建。在傳統的晶片佈線中，電源線和訊號線都擁擠在晶圓的同一面（正面），共享BEOL的寶貴佈線資源。這導致了嚴重的電壓降（IR Drop）、訊號串擾和佈線擁塞，成為效能提升的關鍵“堵點”。
BSPDN的核心思想，是將整個龐大而粗壯的電源分配網路，通過晶圓減薄和深矽通孔（Through-Silicon Via, TSV）等技術，完整地移植到晶圓的背面。這一變革直接改寫了MOL的使命定義。從此，晶圓正面精簡為純粹的“訊號處理面”，MOL和正面的BEOL專注於高頻、低延遲的訊號互聯；而晶圓背面則成為專用的“能源供應面”，通過大尺寸的背面金屬層直接向電晶體底部饋送穩定的電力。這使得MOL的接觸系統發生瞭解耦和分化：一部分是正面傳統的、精細的訊號接觸孔與區域性互連；另一部分則是全新的、深寬比極高的穿矽電源接觸孔，它們必須垂直貫穿整個矽襯底或埋氧層，直抵電晶體底部的電源端子。
這場架構革命對MOL工藝帶來了全新挑戰。首先，它要求極高的晶圓減薄與鍵合精度，確保薄至數微米的器件層在轉移和後續高溫工藝中完好無損。其次，形成了從背面進行亞微米級對準的光刻要求，即在晶圓背面精確找到數百億個正面對應的電晶體位置。這不僅不亞於一次MOL工藝架構的重啟，更意味著中段製程的概念從“一面”擴充套件到了“兩面”，其複雜性和整合度邁上了一個全新的歷史臺階，是延續摩爾定律走向2奈米及以下節點的必經之路。
6 工藝流程全景：解構MOL的四大核心工程模組
儘管工藝節點不斷演進，MOL的宏觀工藝流程架構始終保持其內在邏輯，可被系統地解構為環環相扣、步步為營的四大核心工程模組，每一步都是對物理極限的精準挑戰。
第一模組：接觸孔形成（Contact Hole Formation）。 在電晶體完成、應力記憶技術（SMT）施加後，第一層層間介質（ILD0，多為摻碳氧化矽或其他低介電常數材料）被沉積並平坦化。MOL征程的第一步，就是將整個晶圓變為一個極端精密的微雕戰場，通過浸沒式或極紫外（EUV）光刻定義接觸孔圖樣，再使用高度複雜的等離子體幹法刻蝕工藝，在SiO₂基介質中開啟數以百億計、直達源極、漏極、柵極表面的垂直奈米通道。這是對深寬比、選擇性和形態控制的終極考驗。
第二模組：金屬矽化物形成（Silicide/Contact Formation）。 接觸孔底部的矽表面一經暴露，必須立即形成一層極薄而緻密的金屬矽化物，如矽化鈦（TiSi₂）、矽化鎳（NiSi）或嵌入鉑的鎳矽（NiPtSi），作為金屬與半導體之間的關鍵介面層。這一步驟通過物理氣相沉積（PVD）澱積一層高純金屬（如Ni、Ti），再經過精確控制的快速熱退火（RTA）反應生成。其目標是實現極低接觸電阻的“歐姆接觸”，避免形成具有整流效應的肖特基結，這是決定電晶體驅動電流和開關速度的核心要素之一。
第三模組：接觸金屬填充（Contact Metal Fill）。 這是對奈米級縫隙的終極填充技術。首先，需要在極高深寬比的孔內，通過原子層沉積（ALD）技術，沉積一層原子級厚度、絕對連續且保形的阻障層（如TiN、TaN）和襯墊層，以防止金屬擴散至介質並提高附著性。隨後，通過化學氣相沉積（CVD）或電化學沉積（ECD）將主體金屬（如W、Co、Mo）縫隙式填入，確保不留任何微觀空洞，形成從頭至尾密實可靠的導電栓。
第四模組：區域性互連（Local Interconnect, M0/V0）。 接觸孔引出後，通過銅（Cu）大馬士革工藝，在接觸層之上形成第一層超精細的金屬線（M0）和連線M0與BEOL首層的通孔（V0）。這一層將多個電晶體的訊號進行初步匯聚與分配，完成從奈米級接觸世界到第一層微米級全域性互連的過渡。這四大模組前後交織著無數的表面溼法/幹法清洗、化學機械拋光（CMP）和計量檢測步驟，構成了MOL宏大而精密的工藝交響樂。
7 關鍵戰役：接觸刻蝕——奈米尺度的高深寬比攻堅戰
接觸孔刻蝕是MOL工藝中打響的第一場、也是最極限的硬仗。在5 nm及更先進節點的邏輯區域，一個典型接觸孔的關鍵尺寸（CD）可能小於20奈米，而為了維持足夠的電學隔離能力，介質層厚度並未能等比減薄，導致接觸孔的深寬比（高/寬）輕鬆超過15:1，在連線底部源漏的細長槽狀結構中甚至可達到20:1以上的極端水平。這相當於要求鑽機在鑽出一個直徑僅20釐米、深達3-4米深的完美垂直井，且井壁必須光滑如鏡。
此役面臨著三大複合性挑戰。首要挑戰是深寬比相關刻蝕（ARDE）效應，即隨著刻蝕深度增加，反應物自由基和離子進入孔底通量衰減，刻蝕產物也難以逸出，導致底部刻蝕率顯著低於頂部，極易造成通孔底部未完全開啟（“未開”）。其次，側壁形貌控制異常艱難。高能離子轟擊和自由基化學反應必須精確平衡，並配合多重迴圈的“澱積-刻蝕（Dep-Etch）”脈衝工藝。在每一步迴圈中，先澱積一層奈米級的氟碳聚合物保護膜，再用定向離子轟擊清除底部保護膜並刻蝕介質，以保護側壁不被橫向侵蝕。一旦側壁鈍化層沉積不足或均一性差，就會導致側壁弓曲（Bowing）或粗細不均的“頸縮”現象，為後續填充埋下致命空洞風險。
最後，微掩蔽效應是導致低良率的頑固殺手。前序工藝（如CMP、溼法清洗）可能殘留微不可察的堅硬奈米顆粒，在主體等離子體刻蝕過程中，這些顆粒成為區域性“微掩模”，在其下方形成深達數百奈米的“草狀”或“針形”矽損失缺陷，刺穿底層電晶體。解決方案是系統性地引入原位高能氬離子濺射清洗、開發高選擇比的複雜刻蝕化學氣體組合（如C₄F₈/Ar/O₂），並深度融合先進過程控制（APC）系統，實現真正的原子層精度層層推進。
8 關鍵戰役：矽化物工程——塑造歐姆接觸的原子介面
接觸孔底部的金屬矽化物層是電流穿越的固-固介面，其質量是電晶體效能的閥門。此工程的目標是建置一個原子鍵合完美、熱力學穩定、且電阻極低的歐姆接觸介面，避免產生肖特基勢壘。隨著源漏區尺寸縮減至10奈米量級，接觸面積銳減，原先相對寬鬆的介面電阻預算被壓縮至幾乎為零。任何氧化物殘渣、介面態缺陷或不平整的形貌，都會導致致命性的接觸電阻飆升。
面對FinFET和GAA等立體結構，工藝挑戰從平面轉向三維保形。在FinFET中，矽化物需均勻地形成在鰭的頂部和兩個側壁；在GAA結構中，則需環繞奈米片通道。為了在極限尺度下控制反應，業界傾向於採用改進的兩步退火工藝。首先沉積金屬（如NiPt），進行第一次低溫快速熱退火（RTP），形成高電阻的Ni₂Si或NiSi₂亞穩態中間相。然後用溼法選擇性刻蝕，移除未反應金屬，最後進行第二次更高溫度的RTP，使其轉化為低電阻且穩定的NiSi最終相。這種“先反應-再清洗-再成相”的策略，能有效防止矽在非目標區域過度消耗，對控制短溝道效應至關重要。
此外，為了應對連線GAA多層奈米片的挑戰，一種前沿技術是預接觸清洗與介面工程。這不僅需要去除原生氧化物，更追求對矽表面進行原子級鈍化，如使用SF₆/NH₃遠端等離子體生成一層極薄的氮化矽（SiN）介面層，以抑制金屬沉積初期的過度反應。與此同時，通過摻雜鎵（Ga）、碲（Te）等元素的δ摻雜技術，在金屬-半導體介面處形成原子級陡峭的偶極子層，可有效減薄勢壘寬度，從而將接觸電阻率（ρc）推向量子極限以下的10⁻⁹ Ω·cm²數量級，這是進入埃米時代必須完成的材料科學奇蹟。
9 關鍵戰役：無空洞接觸金屬填充——挑戰物理極限的奈米縫隙填充術
接觸孔的填充流程，本質上是在極端深寬比的奈米級溝槽內部進行的一場三維物質組裝。任何微小的空洞、接縫或阻障層/襯墊層不連續，都會在後繼的熱工藝中演變為嚴重的可靠性陷阱，導致電阻急劇增加乃至開路失效。這項任務在從鎢（W）向鈷（Co）的過渡中經歷了技術與成本的全面洗牌。
對於鎢填充，技術已發展得極為複雜但成熟。核心是其在垂直方向極高的“自底向上”選擇性。通常採用六氟化鎢（WF₆）與氫氣（H₂）的化學氣相沉積，但WF₆對矽有極強的侵蝕性，因此必須經由高度保形的ALD-TiN阻障層保護。整個填充過程被細分為“成核-體沉積”多步序列：先用SiH₄/B₂H₆與WF₆反應，在阻障層上生成一層極薄且連續的高質量鎢籽晶層，這是後續體沉積均勻生長的關鍵。隨後切換至WF₆和H₂，利用其在鎢表面的快速分解動力學，實現幾乎不留孔隙的無縫填充。
鈷填充則開啟了另一套全新的化學體系。常用的前驅體為Co₂(CO)₈（八羰基二鈷）等金屬有機化合物，通過熱CVD或等離子增強CVD（PE-CVD）進行填充。其最大技術優勢在於，鈷本身可直接充當部分阻障層，因此所需預沉積的ALD-TaN/TiN阻障層可以極薄，為低電阻導電金屬留出更大截面積。挑戰在於鈷沉積的形核控制更難，極易受到表面狀態影響而形成粗糙形貌。目前，結合ALD技術沉積超薄且百分百保形的氮化鈦/鈷（TiN-Co）協同襯墊層，再進行CVD填充的二合一方案，已成為主流。最新的研究前沿已向無阻障層的釕（Ru）、鉬（Mo）填充體系探索，以試圖將接觸孔的有效電阻降至物理極限。
10 關鍵戰役：區域性互連（M0/V0）——在奈米與微米世界間架設橋樑
MOL的終章，是建置名為M0/V0的區域性互連層。它不僅要完成對數百億個獨立接觸栓的“訊號匯聚”，更承載著將奈米尺度訊號格局，平穩轉換至後段微米尺度金屬互連架構的艱鉅任務。M0作為最底層金屬線，其寬度和間距與接觸孔屬同一數量級，共同構成了整個晶片中最為密集、工藝管控最為嚴苛的圖形排列。這一層的微小缺陷，如橋接短路或線寬粗糙度（LWR）過大，都將引發晶片的全域性性失效。
當前，最先進的M0/V0層製造幾乎完全採用銅大馬士革工藝的極微縮版本。其流程始於M0介質層的沉積（通常是超低介電常數的SiCOH材料），並通過超高解析度光刻與刻蝕定義出溝槽和通孔圖形。緊接著，一套完整的金屬化流程被啟動，依次包括：利用物理氣相沉積（PVD）或ALD技術沉積一層極其保形的鉭/氮化鉭（Ta/TaN）阻障層；接著沉積超薄的物理氣相沉積銅籽晶層；然後通過電化學電鍍（ECD）實現銅的超級填充，從底部開始填充無空洞；最後以化學機械拋光（CMP）磨削掉多餘金屬，實現電路圖形平面化。
在GAA與背面供電並存的未來，區域性互連層正經歷一場深刻的職責分化，形成**正面M0與背面BPR（背面電源軌）**的雙重區域性互連體系。正面M0專注於載流高速訊號，因此寄生電容成為首要矛盾，催生了採用氣隙（Air-gap）或更低介電常數介質的終極需求。背面BPR直線用於提供強健電源，因此要求極低電阻和耐受大電流密度，其工藝路線趨向採用更厚的、甚至多層級的大尺寸金屬，如直接使用釕（Ru）作為主體，省略複雜的銅阻障層，以實現單一金屬簡化架構，同時滿足超低電阻需求。這本質上是將MOL為效能最佳化的智慧分隔策略，推向了極致。
11 工藝保障：應力、清洗與CMP——MOL中的隱性守護神
在大開大合的接觸刻蝕與填充之間，幾個貫穿始終的“工藝守護神”扮演著決定成敗的隱形角色。它們在看不見的細微處，消除應力、清除汙染、平整介面，是保證整個MOL流程穩健執行的基石。
應力管理是首個貫穿性課題。從CESL氮化矽層開始，極高的本徵應力（拉伸或壓縮）就被有意引入，以強化溝道遷移率，這本身利大於弊。然而，MOL中不同材料熱膨脹係數（CTE）的極端失配，也會引入非預期的破壞性熱應力。例如，金屬接觸栓與周圍氧化矽介質在高溫退火後的冷卻過程中，會積累巨大的內應力，可能導致介質龜裂或介面分層。現代MOL工藝會通過巧妙交錯沉積具有反向應力特徵的薄膜、插入應力鬆弛層，或精細調控退火升降溫度速率，在整個工藝熱迴圈中進行全域性性的應力補償，維持晶圓翹曲度在曝光可接受範圍內。
接觸後清洗則是原子級的排雷行動。高能等離子體刻蝕不僅會物理濺射底部矽，還會在孔側壁留下一層富含碳-氟聚合物的“反應副產物皮膜”，並在底部形成一層被等離子體損傷、注入離子和汙染物的犧牲層。清除它們必須採用高度最佳化的多步溼法組合。典型的配方策略可能包括：先用微鹼性有機溶劑（含F⁻）溶解聚合物皮膜；再用稀氫氟酸（dHF）剝離化學氧化物犧牲層；最後用NH₄OH/H₂O₂/H₂O標準清洗液（SC1）進行超潔淨鈍化，使矽表面呈氫鈍化的完美清潔態，為毫秒後抵達的矽化物沉積金屬做好準備。
**化學機械拋光（CMP）**則是MOL為數不多的平坦化守護者。當接觸金屬鎢或鈷通過毯式沉積填滿所有孔洞並覆蓋整個晶圓後，必須用CMP將其精確地停止在介質表面，實現全域性電氣隔離。在先進節點，這帶來了“碟形凹陷”和“介質侵蝕”的終極挑戰：不同圖形密度的區域，其拋光速率不同，極易造成密集區的金屬凹陷或孤立區的介質過拋。解決方案是採用高選擇比拋光液，整合終點檢測系統以在到達介質時立即停止，並協同設計版圖填充啞元圖形（Dummy Fill），以實現晶圓級全域性平坦化。
12 良率與可靠性：MOL缺陷的放大效應與壽命瓶頸
MOL的工藝健康度，直接等同於晶片的良率與服役壽命。因其處於電晶體與互連的“咽喉要道”，任何細微缺陷都將產生不合比例的放大效應，成為隱性的效能殺手和壽命終結者。
在良率方面，第一大天敵是接觸未開或高阻。一個深寬比20:1的接觸孔，哪怕只是底部拐角處殘留幾奈米的介質，或因聚合物微掩膜造成底部變窄，都會導致接觸電阻從十歐姆量級飆升至上兆歐姆，形成斷斷續續的“軟連線”，該電晶體便無法有效開關，導致整個邏輯單元功能錯誤，直接造成晶片良率下降。第二大天敵是接觸-柵極短路。在緊張版面配置下，自對準接觸工藝若出現選擇性損失，接觸孔可能過度刻蝕並“擦傷”鄰近的柵極側壁氮化矽保護層，一旦後續金屬填充貫穿此處，導致柵極與源漏短路，一道直通天地的漏電通路就此形成，成為致命缺陷。
在可靠性方面，MOL是多種失效機制的策源地。應力遷移（SM）是最大的長期威脅。在持續的大電流密度和高溫工作環境下，接觸孔中的金屬原子（尤其是鈷）會在應力梯度驅動下，沿晶界或介質介面定向擴散，在孔的一端形成空洞，極端情況下可完全斷路。通過採用更大晶粒尺寸的單晶或多晶金屬，並在孔口增加強化結構可緩解此問題。另一個恐怖巨頭是電遷移（EM），特別是接觸孔底部的微小原電池效應會加速金屬自介面消逝。完美無瑕的阻障層和超級填充是抵抗EM的物理底線。再之，**與時間相關介質擊穿（TDDB）**的風險，要求不同電位金屬間的絕緣介質在高溫高壓下，歷經十年不發生擊穿，這要求對介質材料純度和介面態進行極致級別的管控。
13 量測與表徵：以原子尺度的慧眼透視MOL世界
要征服MOL的物理極限，必須依託前沿量測與表徵技術為其裝上了一雙可洞察原子世界的“慧眼”。這不僅是對結果的檢驗，更是為工藝開發提供資料支援的導航儀，貫穿材料開發、工藝除錯和線上監控的全週期。
在高深寬比接觸孔的3D形貌測量領域，傳統光學顯微鏡和普通掃描電鏡（SEM）已完全失效。整個行業依賴三維透射電子顯微鏡（3D TEM）進行破壞性微結構解析，但難以用於線上監控。為此，**散射測量（Scatterometry）**技術大放異彩。它利用寬光譜橢圓偏振儀或反射儀，照射由數十億個接觸孔構成的週期性圖形，通過分析衍射光的光譜特徵，並與嚴密的電磁場建模資料庫比對，可在1秒內無損提取孔深、頂部與底部關鍵尺寸、側壁角等3D形貌引數，成為先進過程控制（APC）的即時反饋核心。
對於接觸介面的成分與化學態分析，集成於TEM的電子能量損失譜（EELS）與能量色散X射線光譜（EDS）堪稱絕配。它們能以亞奈米解析度繪製接觸截面的元素分佈圖，精確判定在矽化物-矽介面是否有氧或氟的異常富集，或阻障層金屬是否有向矽體內擴散的失效風險。而對於關鍵接觸電阻的測量，已經進入到四端法開爾文結構（Kelvin Resistor）和更精密的傳輸線方法（TLM）的微觀世界。通過在切割道上設計特製測試結構，可直接、精確地剝離引線電阻，提取出唯一反映介面質量的接觸電阻率（ρc），為每一批次工藝的矽化物工程打出最終分數，其精度可達10⁻¹⁰ Ω·cm²級別。
14 未來展望：面向2奈米及埃米時代的MOL前沿陣線
展望GAA與Complementary FET（CFET）、二維材料等未來技術節點，MOL正走向一場更根本、更顛覆性的技術革命。在2奈米及以下的埃米時代，電晶體將從奈米片的水平堆疊走向N管與P管垂直堆疊的CFET架構，這將引發MOL的徹底重構。
混合維度接觸將成為必然。晶片將可能引入二維半導體材料（如MoS₂），其單原子層厚度完全不同於傳統矽。MOL接觸必須解決金屬與二維材料間獨特的費米能級釘扎和範德華間隙問題。原子層沉積和原子層刻蝕（ALE）將不再是前沿選項，而是整個MOL的絕對標配工藝。ALE能以單原子層的精度，柔和地剝離表面殘渣並修整接觸孔三維形貌，實現完美垂直度。
**全環繞接觸（Wrap-Around Contact）**將成為新約定。對於未來的電晶體，接觸金屬將全方位、無死角地包裹住整個源極或漏極區域，以最大化接觸周長，抵消尺寸微縮帶來的面積損失。這將要求實現“自底向上”和“自頂向下”相結合的各向異性金屬選擇性生長，其技術核心在於表面化學選擇性的極致操控。
在材料層面，無阻障層金屬化是終極目標。釕（Ru）和鉬（Mo）作為天生阻障性良好的貴金屬與準貴金屬，正在被廣泛研究。其目標在於取消高阻塞層，使其導電性差的障礙，實現單一金屬的填充，從而空出更多的導電截面，將接觸栓總體有效電阻降至終極極限。此外，利用**自組裝分子層（SAM）**進行表面功能化，在接觸介面形成原子級精確的偶極子陣列，將是從根本上調節肖特基勢壘高度、將介面歐姆接觸電阻降至極致的終極化學武器。MOL的戰爭，正在從宏觀形貌控制，全面轉向原子級介面物理與化學的終極博弈。
15 結論：MOL——定義晶片效能的終極微觀疆界
縱觀半導體制造的宏大敘事，中段製程（MOL）早已從一個簡單的工藝銜接步驟，演變成為決定晶片終極效能、功耗與面積（PPA）的微觀戰略高地。它是物理世界與電氣效能之間的終極翻譯者，是將數十億個微弱電晶體訊號，匯聚成改變世界之強大算力的第一道閘口。從歷史維度看，是MOL率先擁抱了應變矽、鈷互聯、自對準接觸等革命性技術，開啟了從幾何微縮到材料與架構創新的範式轉移。
在未來，伴隨背面供電的普及和GAA/CFET架構的成熟，MOL的概念版圖將空前擴張，形成正面訊號與背面電源協同作戰的全新多維體系。其工藝精度要求將正式步入原子尺度的時代：原子層沉積、原子層刻蝕、原子級介面調控將成為車間標配。那數以百億計、深藏於奈米豎井底部毫不起眼的矽化物接觸，每一個都是人類工程智慧在原子尺度上雕琢出的奇蹟。攻克這一“咽喉”地帶的技術壁壘，不僅需要光刻機傳遞圖形，更需要材料、化學、物理、等離子體科學和精密計量的全產業鏈協同衝鋒。可以說，誰掌握了MOL的終極奧秘，誰就將贏得後摩爾時代定義晶片效能的最終話語權，這是半導體制造最高王冠上，那顆連線過去與未來的璀璨明珠。