摩尔定律

3 秒看懂

集成电路上可容纳的晶体管数量大约每两年翻一番，同时单位成本下降。这一经验法则驱动半导体产业超过半世纪的指数级进步，使算力成本持续暴跌，奠定现代数字经济的物理基础。

3 分钟产业解释

摩尔定律是英特尔联合创始人戈登·摩尔于1965年提出的观察与预测。最初表述为集成电路上晶体管数量每年翻番，1975年修正为约每两年翻番。其核心意义并非严格的物理定律，而是一份产业自我实现的路线图——整个半导体行业以它为节奏，协同推进材料、设备、设计、制造全链条同步创新，确保每代芯片在成本可控前提下实现性能跃升。

这一定律在很长时间内表现得极为精准：从1971年Intel 4004（2300个晶体管，10µm工艺）到苹果M2 Ultra（2023年，1340亿晶体管，5nm工艺），晶体管数量增长了近6000万倍，而单位晶体管成本下降约6-7个数量级（据英特尔及SEMI行业历史数据综合估算）。它不仅预测了微处理器的进步，也解释了存储器、传感器、功率半导体等的演进轨迹。

当前，随着特征尺寸逼近原子极限（台积电N3节点约3nm量产的物理栅极间距约45nm）和热密度墙出现，依赖纯几何微缩的经典摩尔定律正在放缓。但产业通过3D堆叠、异构集成、先进封装、架构革新等方式延续其“经济等价”内涵——即每个功能单元的成本仍持续下降。台积电在2024年IEDM会议上明确指出，“摩尔定律依然健康，只是换了一种实现方式”。

技术原理

过去五十年的进展建立在“微缩-光刻-集成”三位一体的技术底座上，核心机制如下：

晶体管微缩物理机制

平面MOSFET时代，栅极长度（Lg）、栅氧厚度（Tox）和源漏结深按“缩放因子”同步缩小，工作电压（Vdd）随之降低。这带来更快开关速度和更高集成度。但当栅极长度逼近20nm以下，量子隧穿导致的栅极泄漏电流和源漏间亚阈值泄漏加剧，传统缩放不再奏效。

材料革新与器件架构革新依次登场：

• 应变硅（90nm节点引入）：拉伸或压缩硅晶格，提高载流子迁移率
• 高K金属栅极HKMG（45nm节点，英特尔2007年首发）：用HfO₂等高介电常数材料替代SiO₂栅氧，大幅降低栅极漏电
• FinFET（英特尔22nm首发，2011年量产）：垂直鳍片结构让栅极三面包围沟道，增强栅控能力，显著抑制短沟道效应
• GAA/Nanosheet（三星3nm于2022年首发；台积电N2计划2025年量产）：栅极四面环绕沟道，进一步强化电学控制，使微缩延续至当前技术代际

光刻技术的演进

图形转移分辨率极限遵循瑞利准则（R=k₁·λ/NA）。波长λ从436nm（g线）逐步缩短至深紫外（DUV，193nm）再到极紫外（EUV，13.5nm）。浸没式DUV将数值孔径NA提升至约1.35；EUV因光学设计约束从NA 0.33起步，进入High-NA EUV（ASML EXE系列）后提升至0.55。双/多重图案化将k₁推进到理论极限以下，以额外成本和工艺步骤换取更高精度。据ASML 2024年公开技术文档，High-NA EUV单次曝光可实现8nm半间距分辨率，相比现有0.33 NA EUV的分辨率提升约40%，是向2nm以下节点前进的直接工艺推手。

电路-微架构协同

微缩带来的晶体管增益在时钟频率上面受阻于功耗墙（2004年左右达峰，英特尔取消4 GHz Pentium 4项目为标志性事件）。此后芯片通过多核并行、加速器异构（GPU/NPU）、近存计算及专用集成电路（ASIC）来转化晶体管红利。英伟达H100（2022年发布）含800亿晶体管，其算力提升不仅来自制程升级（台积电4N），更依赖稀疏计算引擎、Transformer引擎等架构创新。这一层面成为摩尔定律“价值”持续的核心：不再仅是每两年性能翻倍，而是每两三年能效比或每美元算力翻倍。

图：经典缩放与等效缩放的演变
传统平面缩放（密度↑，频率↑，功耗密度≈）
    → 登纳德缩放失效（漏电↑，功耗密度↑）
    → 架构并行（多核/GPU，频率→，线程↑）
    → 等效缩放（新器件+材料+3D+设计协同）

关键参数

• 晶体管密度（晶体管/mm²）：最直接的摩尔定律度量。据TechInsights芯片分析报告，台积电N5节点（2020年量产）逻辑晶体管密度约1.71亿/mm²，N3节点（2022年底量产）约1.97亿/mm²；三星3nm GAE（2022年量产）约1.5亿/mm²（公开资料未见统一口径下的精确对比数据）。比较需在同一电路类型（纯逻辑/SRAM/混合）下进行。
• 每晶体管成本（美元/晶体管）：经济本质指标。据Gartner 2023年行业估算，28nm节点每亿晶体管成本约2.7美元，7nm节点降至约1.3美元，5nm约1.0美元，但3nm因晶圆成本上升（ASML估算单台High-NA EUV售价超3亿欧元，2023年数据）出现了下降斜率趋平迹象。
• 能效比（性能/瓦，TOPS/W）：自功耗墙后成为关键产业指标。据MLPerf 2024年推理基准测试数据，英伟达H100 GPU在BERT自然语言处理任务中的每瓦推理性能相较前代A100改善约2.5倍（同一精度级别）。
• SRAM位元尺寸缩放：多年来跟随逻辑密度缩放，但逼近物理极限，成为追踪微缩健康度的微观指标。据TechInsights 2024年分析，台积电N3节点SRAM位元尺寸约0.0199µm²，相较N5约0.021µm²的缩减幅度仅约5%，远低于理想缩放因子，成为芯片面积和成本优化的新瓶颈。
• 节点良率与产能利用率：前沿节点初期良率爬坡速度决定经济可行性。台积电CEO魏哲家在2023年财报会上披露，N3节点在2023年Q3”正在大量出货且良率良好”，但未公布具体良率数字。据供应链公开消息（DigiTimes 2024年报道），N3初期良率约75%-80%，成熟期目标90%以上，这也是该节点单客户流片费用（据行业估算超5亿美元）的核心摊销前提。

技术路线

技术路线已从“纯几何微缩”演变为“密度-能效-成本”多维并进：

最前沿节点竞争态势（截至2025年Q1）：

• 台积电N2（GAA）计划2025年下半年量产，先于HPC和智能手机旗舰芯片采用，背面供电网络将于N2P节点引入（预计2026年）
• 三星3nm GAE已于2022年量产，但公开资料未见大规模移动/计算产品采用；2nm节点计划2025年风险试产，宣称将采用背面供电
• 英特尔20A/18A节点（即2nm/1.8nm级别）采用RibbonFET（GAA）与PowerVia背面供电，按“四年五节点”计划于2024-2025年推出

上游

半导体设备（决定微缩精度天花板）

• 光刻机：ASML垄断EUV（截至2024年全球仅ASML可供应），2024年交付首批High-NA EXE:5000系统，单台售价约3.5亿欧元（荷兰金融机构ASML 2024财报研报估算）；DUV市场ASML、尼康、佳能三足鼎立
• 刻蚀/薄膜沉积/检测：应用材料占全球刻蚀市场约30%、沉积市场约26%（据Gartner 2023年设备市场份额数据）；泛林集团刻蚀市占约45%（据Gartner同源数据），东京电子在涂胶显影和热处理设备上居龙头
• 量测/检测：科磊半导体（KLA）在过程控制和掩模检测领域占主导，2024财年营收约105亿美元

半导体材料（器件微缩基础）

• 大硅片：信越化学和SUMCO两家日企占据全球过半市场份额（据SEMI 2023年报告），12英寸先进制程用硅片纯度要求达11个9以上
• 光刻胶：JSR、东京应化主导EUV光刻胶供应，DUV领域TOK、住友化学及杜邦均有重要份额。High-NA EUV需要全新金属氧化物光刻胶平台（据IMEC 2024年技术研讨会材料）
• 特种气体/靶材：林德、液化空气、大阳日酸等供应高纯电子气体；日矿金属、霍尼韦尔在溅射靶材领域居于核心

EDA与IP（设计工具链）
新工艺节点要求全新设计规则。新思科技和楷登电子（Cadence）合计占全球EDA市场约70%（据2023年ESD Alliance数据），提供从PDK到位流生成的完整工具。Ansys在电源完整性、热管理仿真等领域深度融入。2024年，新思以约350亿美元收购Ansys（据公司公告及反垄断申报公开文件），整合趋势加速。

下游

终端计算与数据消费（消化算力增长的主力）

• 数据中心/AI：据IDC 2024年Q1全球服务器追踪报告，2023年全球AI服务器出货量约118万台，2024年预计超160万台，拉动了HBM存储（2024年HBM3e单价约为传统DRAM的5-7倍，据TrendForce 2024年存储产业报告）、先进封装、高速互连等环节
• 智能手机：仍是最大消费级SoC芯片载体。苹果A17 Pro（台积电N3，2023年9月随iPhone 15 Pro发布）含190亿晶体管，GPU架构增加硬件光追加速功能，代表移动端前沿晶体管密度应用
• PC/嵌入式：AI PC趋势将NPU单元引入客户端处理器。英特尔Meteor Lake（2023年12月发布）首次引入VPU神经网络加速器，AMD Ryzen 8040系列（2024年Q1发布）AI算力可达39 TOPS（据AMD官方产品页）

软件生态（摩尔定律价值兑现关键一环）

• AI框架：训练端CUDA生态年投入据估算超20亿美元（英伟达不单独披露，系行业分析师估算）；推理端PyTorch 2.x的编译器优化进一步压榨硬件潜力
• 编译器/系统软件：LLVM/GCC对GAA新指令集架构的设计规则适配需提前1-2代启动

注：2024-2025年”AI Agent”及”AI Coding助理”等应用形态需求侧的拉升效应尚处早期，其对高端制程产能的增量贡献可在后续跟进。

受益公司

（仅呈现产业链位置和已公开业务事实，不作任何价值判断）

• 台积电（TSMC，2330.TW / TSM）：全球先进制程纯代工龙头，据TrendForce数据2024年Q1全球晶圆代工市占率约61.7%，7nm及以下贡献其2023年营收约58%（台积电2023年Q4法说会）。掌握N3/N2关键路线，垄断约90%的AI训练加速器芯片代工（据KeyBanc 2024年供应链调研估算）。
• 英特尔（Intel，INTC）：IDM模式旗舰，以“四年五节点”追赶制程差距，Intel 3节点2023年完成首个产品流片，20A/18A引入GAA和背面供电，计划2025年重获制程领导力。截至2024年Q1仍依赖台积电代工部分先进产品（如Lunar Lake计算芯片）。
• 三星电子（Samsung Electronics，005930.KS）：存储器霸主（2023年DRAM全球市占约43%、NAND约32%，据TrendForce），代工领域率先量产GAA（3nm GAE），但良率和外部客户采纳进度未见大规模公开披露。2024年计划提升2nm GAA竞争力。
• ASML（ASML.AS）：垄断EUV/High-NA EUV供应，2023年净销售额276亿欧元，确认收入EUV系统53台。截至2024年Q1已接获10-20台High-NA EUV订单（ASML 2024年Q1财报会）。
• 英伟达（NVIDIA，NVDA）、AMD（AMD）、苹果（AAPL）：作为顶级Fabless设计公司，它们通过架构、封装和软件将晶体管密度转化为系统体验和AI算力，占据台积电先进产能的前列位置。
• 应用材料（AMAT）、泛林（LRCX）、东京电子（8035.T）：设备”三巨头”受益于刻蚀/薄膜/沉积需求随制程难度非线性增长，据SEMI 2024年预测，2024-2025年全球半导体设备市场规模将达1100亿-1200亿美元级别。

市场规模

• 全球半导体市场：据半导体产业协会（SIA）2024年2月数据，2023年全球半导体销售额为5268亿美元，同比下降8.2%，主要受存储周期拖累；2024年1月全球销售476亿美元（同比+15.2%），SIA预计2024年全年将恢复两位数增长。Gartner预测2030年将突破1万亿美元（2023年12月行业趋势报告）。
• 晶圆代工市场：据TrendForce 2024年3月数据，2023年Q4全球晶圆代工产值约242亿美元，2024年Q1受季节性影响小幅回落但仍维持200亿美元以上。预计2024年全年，先进制程（7nm及以下）产值有望超800亿美元。
• 半导体资本支出：据IC Insights（现属TechInsights）2024年1月报告，2023年全球半导体资本支出约1560亿美元（同比-14%），其中台积电约300亿美元、三星约380亿美元、英特尔约250亿美元。2024年预计反弹至1700亿美元以上。
• 先进封装市场：据Yole Intelligence 2024年2月报告，全球先进封装市场2023年约377亿美元，预计2028年达530亿美元（CAGR约7%），其中2.5D/3D封装增速最快。

玩家对比

（以下数据均源自各公司最新季度公开财报及行业研究）

对比说明：

• 台积电在良率、客户生态、产能规模上保持领先，N3节点已成为AI芯片主力。
• 三星代工在先进节点声量较大（率先GAA），但外部公开大规模量产客户较少，良率和生态（PDK/IP完备度）仍是关注焦点。
• 英特尔代工服务处于早期追赶阶段，18A节点若能按时在2025年量产且性能/良率达标，或可争取部分外部订单，但其竞合关系（与AI设计公司潜在竞争）为关键变量。

风险

1. 前沿节点经济性恶化风险：3nm及以下设计成本据IBS（2023年行业估算）超6亿美元，掩模组成本超4000万美元，使得只有年出货超数千万颗的高ASP产品（如旗舰手机SoC、数据中心GPU）可承受，市场渗透率可能不及历史轨道预期。
2. 物理极限与投资回报率递减：SRAM缩放近乎停滞（N3较N5仅约5%位元收缩），逻辑密度递减将使单一代际性能/成本改善幅度收窄。据英特尔2023年公开技术演示材料在IEDM会议估算，2nm节点相较3nm每晶体管成本降幅可能不足20%，远低于历史上的30%-50%。
3. 地缘政治集中度风险：台积电占全球先进制程（7nm及以下）约90%份额，且产能集中于中国台湾（尽管日/美/欧新厂正在建设中，2025年后量产）。任何地区不稳定性都可能引发全球半导体供应链中断。
4. 技术路线赌注性质：GAA、背面供电、High-NA EUV等技术同步导入，若某节点的特定工艺（如三星3nm GAE良率提升不及预期）遇阻，相关厂商将面临1-2个代际的竞争劣势，且追赶成本极高。
5. AI需求波动风险：2023-2024年AI资本开支加速扩张（据公开财报，2024年微软、Meta、谷歌预计Capex合计超1500亿美元），若AI应用商业化进度不及预期，可能导致先进节点产能利用率骤降和折旧压力。

误读纠偏

误读1：“摩尔定律是每18个月翻倍”。
摩尔本人从未提出18个月的说法。1965年他是“每年翻倍”（基于4个数据点外推），1975年修正为“每两年翻倍”。所谓“18个月”源自英特尔高管戴维·豪斯（David House）在1980年代末将晶体管密度增速与性能提升叠加后的估算，后被广泛误传。严格来说，产业密度翻倍节奏更接近24-30个月。

误读2：“摩尔定律已经死了”。
如果以“晶体管特征尺寸每两年缩至70%”的纯几何定义衡量，2006年登纳德缩放失效后它确已大幅放缓。但若以“每单位成本的计算吞吐量”为内核，等效摩尔定律仍在持续：台积电在2024年技术研讨会明确表示，从N7（2018年）到N3（2022年），每瓦性能提升约1.9倍（据其公开技术指标），先进封装（如CoWoS）和Chiplet将性能与成本曲线延续。英特尔CEO帕特·基辛格在2023年多个公开场合反复强调“摩尔定律依然活得很好”。产业共识为“摩尔定律在演进，而非终结”。

误读3：“纳米节点数字代表真实物理尺寸”。
自1997年后，节点命名已与任何确切物理栅极长度或金属半间距脱钩，实质是晶体管密度代际改善的营销代称。据TechInsights在2023年公开的工艺分析，台积电“7nm”N7节点的实际栅极间距约57nm，“5nm”N5节点约51nm，“3nm”N3节点约45nm。三星、英特尔的“等效节点”密度定义也有差异（英特尔通常比等效节点对标更保守）。比较不同厂商工艺需参照同类型标准单元逻辑密度（晶体管/mm²），不能仅看命名数字。

误读4：“只要制程进步，芯片性能就自动提升”。
制程缩放仅提供晶体管密度和能效潜力，芯片实际性能依赖架构设计、编译器优化、散热方案、软件适配等全栈协同。苹果A系列芯片在同节点下连年实现双位数性能提升（据AnandTech自A10至A17历代实测），正是架构迭代的价值。反之，若设计未适配或散热不足，即使采用最新节点亦可能出现性能倒挂或效率下降。

最新事件

（截至2025年Q1公开信息）

• 台积电N2进展（2024年Q4法说会，2025年1月召开）：总裁魏哲家表示N2技术开发“远超预期”，2025年H2如期量产，已经与多家大客户完成首个产品流片。N2相较N3在相同功耗下速度提升约10-15%，相同速度下功耗降低约25-30%（台积电公开技术指标，基于标准ARM核心评估）。
• 英特尔18A里程碑（2024年7月）：首批由18A节点制造的Clearwater Forest服务器芯片完成流片并成功点亮，标志着背面供电与GAA技术首次在同一产品上实现。英特尔2024年Q2法说会（2024年8月）重申2025年量产目标。
• ASML High-NA EUV交付（2024年全年）：全年确认收入High-NA EUV系统（EXE:5000）达7台（2024年Q4财报，2025年1月发布），客户为英特尔、台积电和三星。英特尔于2024年4月宣布在俄勒冈州完成首台High-NA系统安装并开始校准运行。
• AI驱动HBM产能扩张：三星和SK海力士2024年均宣布将2025年HBM产能同比提升至少2倍以上（据2024年Q3各家财报电话会），HBM3e 12层堆叠产品于2024年底投入量产，带动先进封装与堆叠密度竞争深化。
• 中国先进制程进展（公开可得信息，2024年多源媒体报道）：华为Mate 60系列（2023年8月发布）搭载中芯国际7nm级（N+2节点）工艺的应用引发关注；2024年12月部分外媒及分析机构（如TechInsights）报道中国在5nm级别SRAM原型制备上有所突破，但未见大规模量产证据。地缘环境下的国内先进制程推进为中国半导体逻辑密度提升提供了新变量，具体良率、产能规模及经济性仍乏公开权威数据。

跟踪指标

高频率监测（月度/季度）

• 台积电、三星、英特尔每季法说会披露的节点收入占比、晶圆出货量、产能利用率及资本支出指引
• SIA全球半导体月度销售数据（通常滞后1-2个月发布）
• TrendForce每季代工市场排名与DRAM/NAND ASP变动
• ASML季度预订量（尤其EUV/High-NA EUV订单金额与台数）

中频率指标（年度/节点级）

• IRDS/IEEE发布的最新路线图白皮书（约每年更新），关注其逻辑器件、光刻、封装与异构集成章节的缩放因子调整和目标年份推后/提前
• IEDM、VLSI年度会议上三大厂（及IMEC）关于核心器件微缩的关键参数发布（SRAM位元尺寸、标准单元密度、功耗-频率曲线等）
• TechInsights、IC Knowledge等分析机构对各节点实际晶体管密度、die size与芯片成本的反向工程报告
• 各主要芯片设计公司（英伟达、AMD、苹果等）旗舰产品的制程节点及晶体管数量公开信息——作为摩尔定律在消费级/数据中心产品上的落地证明

结构性变化关注

• 美国CHIPS法案、欧洲芯片法案等补贴实际拨付进度及建厂进度（重点关注台积电亚利桑那、英特尔俄亥俄、三星泰勒厂），这将影响2026年后区域性先进制程供给分布
• CXL、UCIe等互连标准生态成熟度——决定异构集成和Chiplet经济性走向
• AI训练/推理单位成本下降趋势（可参考MLPerf每代硬件训练成本公开排行，或云厂商公开的AI实例性价比演变），作为摩尔定律在经济层面向AI领域传递的间接指标

信源

• Gordon E. Moore, “Cramming more components onto integrated circuits,” Electronics, Vol. 38, No. 8, April 19, 1965. [原文可在Intel官网技术文献档案和计算机历史博物馆查阅]
• Robert H. Dennard et al., “Design of Ion-Implanted MOSFET’s with Very Small Physical Dimensions,” IEEE JSSC, 1974.
• IEEE国际器件与系统路线图（IRDS）年度白皮书（https://irds.ieee.org/）
• 台积电技术研讨会年度公开论文及季度法说会纪录（https://investor.tsmc.com/）
• 英特尔技术披露（Intel Technology Brief）及IEDM/VLSI会议公开论文
• ASML 季度财报及技术说明材料（https://www.asml.com/en/investors）
• SIA全球半导体销售统计（https://www.semiconductors.org/）
• TrendForce、IDC、Gartner、Yole Intelligence等第三方机构的半导体市场公开报告（多数为付费报告，部分摘要可公开查阅）
• TechInsights、IC Knowledge等机构的芯片工艺反向工程分析（多为付费报告，部分公开发表于IEEE会议）
• Chris Miller, Chip War: The Fight for the World’s Most Critical Technology, Scribner, 2022.（产业历史与地缘经济参考）
• SEMI世界晶圆厂预测、设备市场统计（https://www.semi.org/）

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