Multi Patterning

1. 3 秒看懂

多重图形化（Multi‑Patterning）是芯片制造过程中，用同一台光刻机分多次曝光，再通过刻蚀、薄膜沉积等工艺，把一张设计图“拆开画、再拼起来”的方法。它让原来的光刻分辨率翻倍甚至翻四倍，是实现 7 nm、5 nm、3 nm 等先进制程的关键使能技术，也是中国在没有最先进 EUV 光刻机时延伸 DUV 寿命、量产先进芯片的核心路径之一。

2. 3 分钟产业解释

先进芯片的最小线宽已经远小于光刻机光源的波长。即便用 193 nm 波长的浸没式 DUV，单次曝光能够分辨的最小图形周期（pitch）也只有约 76 nm；想去画 40 nm、20 nm 甚至更小的线条间距，就必须让光刻和后续工艺反复配合。多重图形化就是把一套复杂的电路版图在计算机里拆成几层，分别用光刻机刻出较粗的图形，然后利用侧墙沉积、选择性刻蚀等方法，把粗线条“削”成密排的细线条。这样，不用升级光刻机波长，就能把图形密度提升一倍（双重图形化）或两倍（四重图形化）。

为什么重要？

• 摩尔定律的物理延伸：在 2010‑2020 年代，EUV 光刻机尚未量产或者产能不足的时候，台积电、三星、英特尔主要依靠浸没式 DUV + 多重图形化量产了 16 nm、10 nm、7 nm 甚至部分 5 nm 芯片。
• 成本/良率的关键撬杆：多重图形化让厂商可以用相对成熟的光刻机做更先进的芯片，但代价是工序数量翻倍，制造周期拉长，良率更难提高。每一代工艺中在多少层、用什么类型的多重图形化，直接决定了单晶圆的成本。
• 地缘博弈下的备选技术：当先进 EUV 面临出口管制时，多重图形化 + DUV 成为设计和代工厂共同探索的“绕道”方案，但其天花板、经济性和良率也引发巨大争议。

主要技术形态

• LELE（光刻‑刻蚀‑光刻‑刻蚀）：纯粹的二次曝光法，将同一层图案拆成两张掩模版分别曝光、刻蚀，严重依赖超高精度的套刻。主要用于早期逻辑和部分存储器。
• 自对准双重图形化（SADP）：先做出一个“心轴”，再在心轴侧壁沉积间隔材料、去掉心轴，使线条数翻倍，无需两次曝光之间的高精度套刻。
• 自对准四重图形化（SAQP）：在 SADP 基础上再做一轮侧墙沉积/转移，将图案密度再翻一番，用于 5 nm 以下最密集的金属层。

上述技术在逻辑、DRAM、3D NAND 的不同层中交错使用，构成当前先进制造的骨架。

3. 技术原理

3.1 光学分辨率与图形拆分

光刻机能在晶圆上分辨的最小半间距 pitch 遵循瑞利公式：text(CD) = k_1 \lambda / text(NA)。浸没式 DUV（λ=193 nm, NA=1.35）的物理极限 pitch 约为 76 nm（半间距 38 nm），对应单次曝光的最小线宽约 38 nm。如果金属层的布线半间距需要做到 20 nm，设计师就必须将原图拆成两幅或四幅光罩图形。

拆分原理：先用 OPC（光学邻近效应修正）生成分版后的掩模图形，每一版都符合单次曝光的物理极限；然后通过高精度的套刻（overlay）和刻蚀/沉积工艺，在物理空间上把分版图形叠加为最终的目标密排图形。

3.2 自对准双重图形化（SADP）

SADP 不需要两次光刻套刻，核心在“侧墙转移”：

1. 心轴图形化：先用光刻+刻蚀，在硬掩模上形成心轴线条（mandrel），其间距约为目标线间距的 2 倍。
2. 侧墙沉积：使用原子层沉积（ALD）在心轴侧壁生长一层厚度精确可控的间隔材料（如二氧化硅或氮化硅）。
3. 侧墙隔离：各向异性刻蚀去除顶部和底部的沉积层，仅保留心轴侧壁的墙。
4. 心轴去除：用湿法或干法选择性地去除心轴，留下两列侧墙。此时线条数目翻倍，线宽等于侧墙厚度，间距等于侧墙外间距。
5. 图案转移：以侧墙为掩模，刻蚀下层介质，得到所需的密排线条。

SADP 广泛应用于逻辑器件的 FinFET 鳍片定义、金属互连的低层金属线以及 DRAM 的有源区、位线等。其主要优势是对套刻精度的容忍度远高于 LELE，只需保证第一次光刻的线条宽度和间距均匀，侧墙即可自动形成致密均匀的线条。

3.3 自对准四重图形化（SAQP）

在 5 nm、3 nm 节点的最密集金属层，半间距退至 10 nm 级别，仅靠 SADP 密度翻倍仍不够，于是引入 SAQP。它在 SADP 的基础上再加一轮侧墙沉积和转移：

1. 第一轮 SADP 形成半密度图形（约 20 nm 半间距）。
2. 在该组线条侧壁再沉积一次间隔层，再去除原先的线条，获得四倍线条数目（约 10 nm 半间距）。

SAQP 带来的挑战是：需要更精密的侧墙厚度控制（通常为原子级）、更低的线条边缘粗糙度（LER/LWR）、以及多次刻蚀/沉积带来的缺陷密度管理。台积电在 N5、N3 工艺的部分关键层采用了 SAQP 并结合 EUV 光刻，以平衡工艺复杂度和性能。

3.4 LELE 与 LELELE

LELE（Litho‑Etch‑Litho‑Etch）：将原图案分成两张掩模版，第一次光刻+刻蚀将第一组图案转移到硬掩模，然后涂胶、二次光刻对准、二次刻蚀。该方案要求套刻精度极高（通常 <2‑3 nm），才能避免错位造成的开路或短路。主要适用于存储芯片的某些层（比如早期 2X nm NAND），在逻辑中逐渐被 SADP 取代，因为其对准误差敏感且工艺窗口窄。 LELELE（三次光刻‑刻蚀）更是复杂，只在极少数没有自对准条件的层中尝试过，目前多数代工厂转向 EUV 或 SADP/SAQP 来规避。

3.5 与极紫外光刻（EUV）的混合

EUV（波长 13.5 nm）的出现使单次曝光的分辨能力大幅提高。例如，0.33 NA EUV 在单次曝光下可达到约 16‑13 nm 半间距，因而在 7 nm 和 5 nm 节点中，EUV 可取代部分需要双重、四重图形化的关键层。但在 3 nm 及以下，即便用 EUV 也可能仍需结合多重图形化（EUV+SADP、EUV+SAQP），以进一步提高密度。EUV 的单次曝光成本极高，而多重图形化的工艺复杂性和返工成本也很高，两者之间的经济性权衡一直是产业争论焦点。

4. 关键参数

以下参数直接决定多重图形化工艺的性能和良率，均来源于国际设备商、代工厂技术论文及 ITRS 路线图（数据截至 2023‑2024 年）。

• 最小金属半间距（Metal Pitch） 台积电 N5：金属 0 层半间距约 20 nm；N3：约 16 nm；N2（GAA 结构）：预期 12 nm 左右。在未引入 EUV 的层，这些半间距必须通过 SAQP 实现。来源：台积电 2023 技术研讨会。

• 套刻精度（Overlay） 对于 LELE 模式，两次光刻之间的套刻精度要求为 ≤ 2 nm（3σ）。ASML NXT:2050i 浸没式光刻机的套刻精度为 ≤ 1.7 nm（专用对准测量），NXT:2100i 更优至 ≤ 1.4 nm。SADP/SAQP 对套刻的要求相对宽松，但第一次光刻的线宽均匀性（CDU）必须控制在 0.5 nm（3σ）级别。来源：ASML 2023 年产品规格表。

• 线条边缘粗糙度（LWR/LER） 在 ≤7 nm 的线条上，LER 通常需要控制在 2 nm（3σ）以下，否则会引起严重的电阻-绝缘变化和 RC 延迟增大。SAQP 多次转移会放大粗糙度，因此需要额外的平滑工艺（如等离子体处理）。来源：IMEC, 2023 年 IEDM 会议论文。

• 局部尺寸均匀性（CDU） 最终线条的 CDU 要求约为 1 nm（3σ）以内。侧墙沉积厚度必须精确到 ±0.1 nm 量级，这需要 ALD 工艺极好的重复性。来源：Lam Research 2023 投资者日演示。

• 缺陷密度（Defect Density, D0） 多重图形化步骤增多，缺陷率叠加。在 SADP 流程中，关键的缺陷包括侧墙剥离、残余心轴、颗粒等。台积电曾披露 N5 节点在量产初期缺陷密度约为 0.1‑0.2 个/cm²（2020 年），至 2023 年降至更低水平。对于采用多重图形化而没有 EUV 的层，缺陷密度控制难度翻倍。来源：台积电 2020‑2023 年公开声明及分析师会议。

• 工艺步骤数 以金属互连层为例：采用 SADP 可能需要 30‑40 道工艺步骤（包含光刻、刻蚀、清洗、沉积、CMP 等），而单次 EUV 可能仅需 10‑15 步。四重图形化步骤数可达 50‑70 步，显著增加了加工周期和机台占用率。来源：应用材料 2022 年技术论坛。

5. 技术路线

5.1 逻辑制程中多重图形化的应用演进

• 16 nm / 14 nm FinFET：首次在关键层大规模引入 LELE 或 SADP，主要用于 Fin 鳍定义和中层金属。台积电 16 nm 在 Fin 模块使用 SADP。
• 10 nm：导线密度进一步提高，多数厂商用 SADP 取代 LELE，甚至在某些金属层开始使用 SAQP。三星 10 nm 阶段宣传使用了三重图形化（LELELE），但后来亦转向自对准方案。
• 7 nm：台积电 N7 在少数关键层引入 EUV（N7+），但最初版本大量使用 DUV+SADP/SAQP。英特尔 7 nm（后来改称 Intel 4）也依赖 SAQP。
• 5 nm：台积电 N5 广泛采用 EUV，但据拆解报告，仍有 10‑15 层继续使用浸没式 DUV 多重图形化（主要为中后段互连层）。SAQP 依然在某些最密集的层保留。
• 3 nm 及以下：台积电 N3 进一步扩大 EUV 层数，但依然搭配 SAQP。三星 GAA MBCFET 的 3 nm 也要用 SAQP 定义纳米片宽度。英特尔 Intel 3 同样混合使用 EUV 和 SAQP。对于 2 nm 节点，imec 路线图显示，将采用 0.55 NA EUV + 先进的混合多重图形化，包括 EUV+SADP 和 EUV+SAQP。来源：imec 2024 年路线图白皮书。

5.2 存储器中的多重图形化

• DRAM：从 20 nm 级别开始，DRAM 的位线、字线、有源区均依赖 SADP/SAQP。由于阵列图形高度规则，自对准多重图形化极具优势。三星、SK 海力士、美光的 1a nm（约 15 nm 级）和 1b nm 工艺均大量使用 SAQP。
• 3D NAND：在堆叠层数达到 200 层以上时，阶梯和狭缝定义的精度要求提升，部分厂商在狭缝刻蚀中结合多重图形化。不过，由于闪存本身单元尺寸较大，EUV 尚未迫切。来源：TechInsights 拆解报告（2023）。

5.3 中国厂商的技术路线

受限于 EUV 设备无法获取（截至 2024 年），中国大陆代工厂将 DUV+多重图形化作为先进工艺的主要推进路径。公开报道显示，中芯国际已经能在其 14 nm FinFET 基础上，利用 SAQP 和 DUV 实现等效 7 nm 的性能（如 Teardown 显示 MinerVa 比特币矿机芯片）。但其量产规模、良率、适用产品类别及持续性仍高度受限于设备供应和耗材限制。中国设备商如中微公司、北方华创等正在努力让刻蚀、薄膜沉积等设备满足 14 nm 及以下多重图形化工艺的需求，但高精度 ALD、配套量测以及光刻机自身的匹配仍是瓶颈。

6. 上游

6.1 光刻机

ASML 的 NXT 系列浸没式 DUV 光刻机是多重图形化的基础。“NXT:2050i”和“NXT:2100i”分别可提供 ≤1.7 nm 和 ≤1.4 nm 的套刻精度，这对于 LELE 和自对准工艺都至关重要。2023 年 ASML DUV 浸没式系统出货约 157 台，其中大部分运往亚洲。来源：ASML 2023 年报。Nikon 虽然也有 193 nm 浸没式系统（NSR‑S635E），但市场份额远不及 ASML。中国的上海微电子目前量产的光刻机主要用于 90 nm 及更低端制程，先进浸没式系统公开资料未见量产。

6.2 涂胶显影与辅助设备

东京电子（TEL）的 CLEAN TRACK 系列占据全球涂胶显影市场约 90% 以上的份额。多重图形化对涂胶均匀性要求极高，因为胶厚变化会直接影响刻蚀后的线宽均匀性。此外，清洗设备、去胶设备（如 Lam 的 Coronus 系列、SCREEN 的单片清洗机）也是保证多次图形转移后表面洁净的关键。

6.3 刻蚀与薄膜沉积

刻蚀和沉积是多层图形化的核心制程。

• 刻蚀机：应用材料（AMAT）的 Centris Sym3、泛林集团（Lam Research）的 Flex 系列、东京电子的 Tactras 等，都具备高选择比和各向异性刻蚀能力。硅的深孔刻蚀以及侧墙材料的精确去除，要求极低的负载效应和高均匀性。2023 年全球刻蚀设备市场规模约 210 亿美元，AMAT、Lam、TEL 三家合计占比超过 90%。（来源：Gartner 2023 年半导体设备市场报告）
• ALD 沉积设备：侧墙沉积要求原子层级别的保形性。AMAT 的 Olympia ALD、ASM 的 Pulsar、Lam 的 ALTUS 是主流选择。ASM 在 ALD 领域技术领先，2023 年 ALD 相关营收约 28 亿欧元，其中很大部分来自先进多重图形化需求。来源：ASM 2023 年报。
• CMP（化学机械抛光）：多次沉积和刻蚀后需要 CMP 平坦化，以保证后续光刻的聚焦深度。应用材料、荏原制作所是主要供应商。

6.4 光刻胶及辅助材料

多重图形化对光刻胶的耐刻蚀性、附着力要求更高，且需经历多次烘烤、湿法工艺而不变形。对于多次曝光的情形，各种硬掩模材料（如氮化硅、旋涂碳 SOC、含硅抗反射涂层 Si‑ARC）必不可少。JSR、TOK、信越化学、DuPont 等日美厂商占据高端光刻胶主要份额。中国的南大光电、上海新阳等正在开发 ArF 浸没式光刻胶，但在先进多重图形化工艺中的量产验证公开资料较少。

6.5 光罩（掩模版）与 EDA 工具

每个分版图形都需要一块独立的掩模版，多重图形化使一套芯片所需掩模版层数增加。光罩的数据处理（OPC）和缺陷检测变得极其复杂。EDA 工具提供商如 Synopsys、Cadence、Siemens EDA 必须提供能够自动拆分图形、验证可制造性（DFM）的软件。华大九天等国产 EDA 也在开发相关功能，但在支持 7 nm 以下多重图形化的能力上，公开资料未见成熟产品的量产验证。

7. 下游

7.1 晶圆代工与 IDM

先进制程的代工厂是多重图形化技术的主要集成者。台积电、三星、英特尔（IFS）将它们内化为工艺架构的一环。存储厂如 SK 海力士、美光、铠侠，也在 DRAM 和 NAND 中广泛使用。这些厂商的研发支出具有风向标作用：2023 年台积电资本支出约 320 亿美元，其中大量用于 EUV 和与多重图形化相关的沉积/刻蚀集群。

7.2 芯片设计公司

无工厂的芯片设计公司（Fabless）高度依赖代工厂提供的设计规则。多重图形化会引入复杂的版图拆分约束，比如色彩分配（coloring）规则，即同一层必须能被拆分为几种颜色的掩模。这使得物理设计更加困难，需在设计阶段就考虑可分解性、寄生效应和良率。尤其在未采用 EUV 而全部使用多重图形化的“DUV Only”路线下，芯片的频率、功耗、面积 PPAC（性能功耗面积）会劣于使用 EUV 的同类设计。

7.3 终端应用牵引

对 HPC（高性能计算）、智能手机 SoC、AI 训练/推理芯片的强劲需求，促使芯片面积更大、频率更高、晶体管密度不断提升。这些需求的源头促使代工厂在最先进的节点上进一步微缩，同时保持对多重图形化技术的依赖。自动驾驶、数据中心等对高可靠性、车规级芯片也有相应的多重图形化工艺验证需求。

8. 受益公司

（注：以下仅为产业关联性梳理，不构成投资建议）

国际设备巨头

• ASML：浸没式 DUV 和 EUV 光刻机的垄断者，前者直接受益于多重图形化步骤数增加。2023 年 ASML DUV 设备营收约 123 亿欧元，浸没式系统贡献显著。来源：ASML FY2023。
• 应用材料（Applied Materials）：刻蚀、沉积、CMP 的全能型选手，多重图形化使晶圆厂采购更多其成套工具。其 2023 财年半导体系统营收约 200 亿美元。
• 泛林集团（Lam Research）：刻蚀与沉积专家，尤其在三维结构和平坦化刻蚀上具备优势。2023 财年营收约 190 亿美元。
• 东京电子（TEL）：涂胶显影机的绝对龙头，同时在导体刻蚀和 ALD 方面有很强布局。2023 财年半导体制造设备销售额约 2 万亿日元。
• KLA：套刻量测、缺陷检测、CD-SEM 等过程控制设备至关重要，多重图形化让检测步骤倍增。
• ASM International：ALD 领域的领先者，直接受益于侧墙沉积需求。

代工与 IDM 龙头

• 台积电：掌握了大量多重图形化与 EUV 混合使用的生产经验，具备强大的工艺整合能力。
• 三星电子：在逻辑芯片和存储芯片（DRAM、NAND）上都广泛使用多重图形化，通过技术迭代保持先进性。
• 英特尔：正积极追赶，在 Intel 4/3 等节点应用多重图形化和 EUV 混合技术。

中国本土相关企业

• 中微公司：CCP 和 ICP 刻蚀设备已在部分逻辑和存储产线验证，其电容耦合等离子体刻蚀机已进入 5 nm 及以下产线。2023 年营收约 63 亿人民币，刻蚀装备占比提升，受益于国内产能扩张及多重图形化需求。来源：中微公司 2023 年报。
• 北方华创：提供刻蚀、薄膜、清洗等设备，是国产线主力之一。28 nm 及以上成熟制程市占率较高，在 14 nm 以上的多重图形化产线处验证导入阶段。
• 盛美上海：清洗设备应用于多次清洗，受益于多重图形化步骤增多。
• 华大九天、概伦电子：EDA 工具方面，需持续突破适应先进多重图形化的设计能力和验证平台。

材料/光罩供应商

• 如日本凸版印刷、Photronics、大日本印刷（DNP）等光罩制造厂，需要为多重图形化提供更复杂的多套光罩，单价和数量双双上升。
• 中国清溢光电、路维光电等，在成熟制程光罩方面已有一定份额，在先进多重图形化光罩上仍在追赶。

9. 市场规模

（数据口径：全球半导体设备制造商收入及晶圆厂设备资本支出，以美元计，未特殊说明均指 2023 年）

• 刻蚀 + 薄膜沉积设备市场：2023 年全球刻蚀设备市场约 210 亿美元，薄膜沉积设备市场约 240 亿美元，两者合计约 450 亿美元，其中相当部分由多重图形化新增的工序驱动。以 Lam Research 披露，先进逻辑 Foundry 的刻蚀步骤数从 28 nm 的约 30 步增至 7 nm 的约 140 步，5 nm 约 180 步，这些增量主要来自多重图形化。来源：Lam Research 2022 年投资者会议。
• 多重图形化专门关联设备支出：集邦咨询（TrendForce）估计，2023 年全球代工厂在 7 nm 及以下节点设备投资中，约 25‑30% 与扩展多重图形化步骤有关，对应金额约 100‑120 亿美元。
• 中国市场机遇：由于 EUV 受限，中国本土晶圆厂预计在未来几年更大规模采购浸没式 DUV、刻蚀、沉积、量测设备，用于多重图形化扩建。SEMI 数据，2023 年中国大陆半导体设备支出约 366 亿美元，同比增长 29%，创历史新高，大量资金流向 DUV 和刻蚀/沉积设备。预估到 2027 年中国大陆的刻蚀和薄膜沉积累计投资将超过 500 亿美元。
• 掩模版与光刻材料：多重图形化所需光罩数增加。以 SADP 为例，其一层金属互连可能需要 1 块心轴光罩和部分辅助光罩，而 SAQP 则可能需要更复杂的图形拆分，光罩数增加。全球光罩市场 2023 年约 45 亿美元，预计 2028 年可达 60 亿美元，驱动因素之一就是多重图形化。来源：SEMI MSIG Market Report 2024。

公开资料未见单一“多重图形化市场”的独立统计，因其渗透在设备、材料、光罩各细分中，但上述拼图足见其关联市场体量。

10. 玩家对比

10.1 台积电 vs 三星 vs 英特尔

评价：头部代工厂普遍认为，在 3nm 以下，单靠多重图形化而不使用 EUV 会造成面积和功耗劣势，但自对准多重图形化仍作为补充技术长期存在。中国企业暂时缺少 EUV，正力图将 DUV+SAQP 的量产性推到极致。

10.2 主要设备商竞争格局

• 刻蚀：Lam Research 在导体刻蚀份额第一，TEL 和 AMAT 紧随其后，三家在先进 SAQP 流程的特定步骤各有优势。
• ALD 沉积：ASM 在平面 ALD 和批量 ALD 上有领先，AMAT 和 Lam 也在追赶，日本 KE 有多数份额但以存储器为主。
• 量测：KLA 垄断了大部分套刻和 CD 量测市场，国内中科飞测、上海睿励等在努力追赶。

11. 风险

11.1 技术经济性倒挂

随着多重图形化步骤从双重推向四重乃至未来的更高倍数，单层互连的加工成本呈指数增长。以金属层为例，引入 SAQP 可比单次曝光 EUV 的成本高 2‑3 倍（若 EUV 产能充足）。当 EUV 设备供应增加、成本下降时，原本依靠多重图形化的“经济路线”可能不再经济，导致前期投资无法回收。

11.2 良率天花板

多次刻蚀、沉积、清洗会累计缺陷和变异。即便是台积电，在新工艺早期阶段也必须忍受较低的良率。对于缺少经验积累和先进检测手段的企业，SAQP 可能导致 D0 远超 1 cm⁻²，产品根本无法商业化。良率爬坡时间可能长于预期，丧失市场窗口。

11.3 设备与材料供应集中

关键光刻机（ASML）、高精度 ALD（ASM、AMAT）、高端 ArF 浸没式光刻胶（日商）均高度集中在少数供应商手中。任何地缘政治事件、自然灾害或出口管制都可能中断供应。中国产业当前面临的挑战正是这一风险的现实体现。

11.4 物理极限

当线条宽度逼近几纳米时，量子隧道效应和材料不稳定性开始主导。SAQP 的侧墙沉积厚度控制进入亚原子级，源材料杂质和微观颗粒也可能造成致命缺陷，该技术路径的天花板清晰可见。

11.5 环境与可持续性

多重图形化用水量、化学品使用量和碳排放量远高于单次曝光工艺。随着 ESG 要求提高，高能耗和高化学消耗可能面临更严格的监管和碳税成本。来源：IBM 研究报告（2021）。

12. 误读纠偏

• 误读 1：“多重图形化可以完全替代 EUV，中国不需要 EUV 也能做到 3nm。” 纠偏：从根本上说，DUV+多重图形化在物理上可以接近某些 EUV 层可以达到的密度，但需要成倍增加步骤数。在功耗、面积和性能方面，纯 DUV 方案远远无法与 EUV 方案竞争。业界普遍认为，在 5nm 以下，EUV 的经济性和密度优势明显，多重图形化仅作为辅助而存在。

• 误读 2：“只要学会了多重图形化，就可以用 DUV 做出所有先进芯片。” 纠偏：多重图形化只是图案转移技术的一种，芯片的性能还受晶体管结构（FinFET、GAA）、功函数金属、低 k 介质等因素制约。即便图形可以转移，材料、器件物理的限制也会封死性能提升。

• 误读 3：“SADP 和 SAQP 不需要高精度光刻机。” 纠偏：自对准技术虽然降低了对两次光刻之间套刻精度的要求，但对第一次光刻的线宽均匀性（CDU）和边缘粗糙度要求极高，这恰恰依赖于最顶尖的浸没式光刻机和精密工艺控制。因此，缺少顶尖光刻机依然会拖累 SAQP 的良率。

• 误读 4：“LELE 是最先进的多重图形化技术。” 纠偏：LELE 是最早的形式，但因其苛刻的套刻要求，已逐渐被自对准方案取代。主流逻辑厂在关键层基本不再使用 LELE，仅在某些存储器或特殊层保留。

13. 最新事件（截至 2024 年 7 月）

• 台积电 2024 技术研讨会：台积电披露其 A16（1.6nm 级）节点将于 2026 年晚些时候投产，该节点采用背面供电网络（BSPDN）以及新式晶体管结构。在图形化方面，A16 不仅扩大 EUV 应用，也会在特定层继续采用 SAQP 和成本优化的混合方案。
• 美国出口管制新规：2023‑2024 年，美国、荷兰、日本持续收紧对先进光刻和刻蚀设备的出口。荷兰政府在 2024 年 1 月起限制部分浸没式 DUV 设备（如 TWINSCAN NXT:2000i 及以上）对华出口，这使得中国获取用于多重图形化的高端 DUV 光刻机变得更加困难。
• 中国本土代工进展：2024 年，产业报告显示中国代工厂的等效 7nm 制程产量仍较小，主要集中于特定产品（如加密货币矿机芯片）。公开资料显示良率和产能利用率数据有限，未见大规模智能手机 SoC 量产。
• 设备商财报印证：Lam Research 2024 年 Q1 财报指出，中国市场对刻蚀和沉积设备的强劲需求推动其业绩，国内客户仍在积极扩建成熟和先进节点产能。ASML 2024 年 Q1 也指出，尽管出口管制，中国成熟制程的浸没式 DUV 需求旺盛，但尖端浸没式设备被限制。

14. 跟踪指标

若要持续跟踪多重图形化技术的进展与影响，可关注以下指标：

15. 信源

1. ITRS 2.0 / IRDS 路线图，2022‑2023 年版，International Roadmap for Devices and Systems.
2. ASML, Annual Report 2023, “DUV & EUV Product Specifications”.
3. Lam Research, 2022‑2023 投资者日演示材料，“Etch & Deposition Intensity Trend by Node”.
4. 应用材料（Applied Materials）2023 年技术论坛报告，“Materials Engineering for Patterning”.
5. 台积电 2023‑2024 技术研讨会公开资料，N3, N2 and A16 process details.
6. Samsung Foundry, 2023 SAFE Forum, “GAA and Patterning Solutions”.
7. Intel, IFS Direct Connect 2024, “Intel 3 and 18A Patterning Strategies”.
8. 东京电子, 2023 财年年度报告, “Coater/Developer and Conductor Etch Market Position”.
9. ASM International, 2023 Annual Report, “ALD Revenue by Application”.
10. TrendForce, “全球半导体设备市场及资本支出报告”, 2024‑Q1.
11. SEMI, “World Fab Forecast” and “Semiconductor Equipment Sales Report”, 2023‑2024.
12. TechInsights, “Logic and Memory Die Analysis: TSMC N5, N3, SMIC 7nm”, 2023.
13. 中国海关总署，半导体设备进口月度统计（2023‑2024）。
14. 中微公司、北方华创 2023 年报及相关调研纪要。
15. 公开学术论文：IEDM 2023, SPIE Advanced Lithography 2024。

（注：凡无法从上述信源交叉验证的细节，文中已标注“公开资料未见”。）