Multi Patterning

1. 3 秒看懂

多重圖形化（Multi‑Patterning）是晶片製造過程中，用同一臺光刻機分多次曝光，再通過刻蝕、薄膜沉積等工藝，把一張設計圖“拆開畫、再拼起來”的方法。它讓原來的光刻解析度翻倍甚至翻四倍，是實現 7 nm、5 nm、3 nm 等先進製程的關鍵使能技術，也是中國在沒有最先進 EUV 光刻機時延伸 DUV 壽命、量產先進晶片的核心路徑之一。

2. 3 分鐘產業解釋

先進晶片的最小線寬已經遠小於光刻機光源的波長。即便用 193 nm 波長的浸沒式 DUV，單次曝光能夠分辨的最小圖形週期（pitch）也只有約 76 nm；想去畫 40 nm、20 nm 甚至更小的線條間距，就必須讓光刻和後續工藝反覆配合。多重圖形化就是把一套複雜的電路版圖在計算機裡拆成幾層，分別用光刻機刻出較粗的圖形，然後利用側牆沉積、選擇性刻蝕等方法，把粗線條“削”成密排的細線條。這樣，不用升級光刻機波長，就能把圖形密度提升一倍（雙重圖形化）或兩倍（四重圖形化）。

為什麼重要？

摩爾定律的物理延伸：在 2010‑2020 年代，EUV 光刻機尚未量產或者產能不足的時候，台積電、三星、英特爾主要依靠浸沒式 DUV + 多重圖形化量產了 16 nm、10 nm、7 nm 甚至部分 5 nm 晶片。
成本/良率的關鍵撬杆：多重圖形化讓廠商可以用相對成熟的光刻機做更先進的晶片，但代價是工序數量翻倍，製造週期拉長，良率更難提高。每一代工藝中在多少層、用什麼型別的多重圖形化，直接決定了單晶圓的成本。
地緣博弈下的備選技術：當先進 EUV 面臨出口管制時，多重圖形化 + DUV 成為設計和代工廠共同探索的“繞道”方案，但其天花板、經濟性和良率也引發巨大爭議。

主要技術形態

LELE（光刻‑刻蝕‑光刻‑刻蝕）：純粹的二次曝光法，將同一層圖案拆成兩張掩模版分別曝光、刻蝕，嚴重依賴超高精度的套刻。主要用於早期邏輯和部分儲存器。
自對準雙重圖形化（SADP）：先做出一個“心軸”，再在心軸側壁沉積間隔材料、去掉心軸，使線條數翻倍，無需兩次曝光之間的高精度套刻。
自對準四重圖形化（SAQP）：在 SADP 基礎上再做一輪側牆沉積/轉移，將圖案密度再翻一番，用於 5 nm 以下最密集的金屬層。

上述技術在邏輯、DRAM、3D NAND 的不同層中交錯使用，構成當前先進製造的骨架。

3. 技術原理

3.1 光學解析度與圖形拆分

光刻機能在晶圓上分辨的最小半間距 pitch 遵循瑞利公式：text(CD) = k_1 \lambda / text(NA)。浸沒式 DUV（λ=193 nm, NA=1.35）的物理極限 pitch 約為 76 nm（半間距 38 nm），對應單次曝光的最小線寬約 38 nm。如果金屬層的佈線半間距需要做到 20 nm，設計師就必須將原圖拆成兩幅或四幅光罩圖形。

拆分原理：先用 OPC（光學鄰近效應修正）生成分版後的掩模圖形，每一版都符合單次曝光的物理極限；然後通過高精度的套刻（overlay）和刻蝕/沉積工藝，在物理空間上把分版圖形疊加為最終的目標密排圖形。

3.2 自對準雙重圖形化（SADP）

SADP 不需要兩次光刻套刻，核心在“側牆轉移”：

心軸圖形化：先用光刻+刻蝕，在硬掩模上形成心軸線條（mandrel），其間距約為目標線間距的 2 倍。
側牆沉積：使用原子層沉積（ALD）在心軸側壁生長一層厚度精確可控的間隔材料（如二氧化矽或氮化矽）。
側牆隔離：各向異性刻蝕去除頂部和底部的沉積層，僅保留心軸側壁的牆。
心軸去除：用溼法或幹法選擇性地去除心軸，留下兩列側牆。此時線條數目翻倍，線寬等於側牆厚度，間距等於側牆外間距。
圖案轉移：以側牆為掩模，刻蝕下層介質，得到所需的密排線條。

SADP 廣泛應用於邏輯器件的 FinFET 鰭片定義、金屬互連的低層金屬線以及 DRAM 的有源區、位線等。其主要優勢是對套刻精度的容忍度遠高於 LELE，只需保證第一次光刻的線條寬度和間距均勻，側牆即可自動形成緻密均勻的線條。

3.3 自對準四重圖形化（SAQP）

在 5 nm、3 nm 節點的最密集金屬層，半間距退至 10 nm 級別，僅靠 SADP 密度翻倍仍不夠，於是引入 SAQP。它在 SADP 的基礎上再加一輪側牆沉積和轉移：

第一輪 SADP 形成半密度圖形（約 20 nm 半間距）。
在該組線條側壁再沉積一次間隔層，再去除原先的線條，獲得四倍線條數目（約 10 nm 半間距）。

SAQP 帶來的挑戰是：需要更精密的側牆厚度控制（通常為原子級）、更低的線條邊緣粗糙度（LER/LWR）、以及多次刻蝕/沉積帶來的缺陷密度管理。台積電在 N5、N3 工藝的部分關鍵層採用了 SAQP 並結合 EUV 光刻，以平衡工藝複雜度和效能。

3.4 LELE 與 LELELE

LELE（Litho‑Etch‑Litho‑Etch）：將原圖案分成兩張掩模版，第一次光刻+刻蝕將第一組圖案轉移到硬掩模，然後塗膠、二次光刻對準、二次刻蝕。該方案要求套刻精度極高（通常 <2‑3 nm），才能避免錯位造成的開路或短路。主要適用於儲存晶片的某些層（比如早期 2X nm NAND），在邏輯中逐漸被 SADP 取代，因為其對準誤差敏感且工藝視窗窄。 LELELE（三次光刻‑刻蝕）更是複雜，只在極少數沒有自對準條件的層中嘗試過，目前多數代工廠轉向 EUV 或 SADP/SAQP 來規避。

3.5 與極紫外光刻（EUV）的混合

EUV（波長 13.5 nm）的出現使單次曝光的分辨能力大幅提高。例如，0.33 NA EUV 在單次曝光下可達到約 16‑13 nm 半間距，因而在 7 nm 和 5 nm 節點中，EUV 可取代部分需要雙重、四重圖形化的關鍵層。但在 3 nm 及以下，即便用 EUV 也可能仍需結合多重圖形化（EUV+SADP、EUV+SAQP），以進一步提高密度。EUV 的單次曝光成本極高，而多重圖形化的工藝複雜性和返工成本也很高，兩者之間的經濟性權衡一直是產業爭論焦點。

4. 關鍵引數

以下引數直接決定多重圖形化工藝的效能和良率，均來源於國際裝置商、代工廠技術論文及 ITRS 路線圖（資料截至 2023‑2024 年）。

最小金屬半間距（Metal Pitch） 台積電 N5：金屬 0 層半間距約 20 nm；N3：約 16 nm；N2（GAA 結構）：預期 12 nm 左右。在未引入 EUV 的層，這些半間距必須通過 SAQP 實現。來源：台積電 2023 技術研討會。
套刻精度（Overlay） 對於 LELE 模式，兩次光刻之間的套刻精度要求為 ≤ 2 nm（3σ）。ASML NXT:2050i 浸沒式光刻機的套刻精度為 ≤ 1.7 nm（專用對準測量），NXT:2100i 更優至 ≤ 1.4 nm。SADP/SAQP 對套刻的要求相對寬鬆，但第一次光刻的線寬均勻性（CDU）必須控制在 0.5 nm（3σ）級別。來源：ASML 2023 年產品規格表。
線條邊緣粗糙度（LWR/LER） 在 ≤7 nm 的線條上，LER 通常需要控制在 2 nm（3σ）以下，否則會引起嚴重的電阻-絕緣變化和 RC 延遲增大。SAQP 多次轉移會放大粗糙度，因此需要額外的平滑工藝（如等離子體處理）。來源：IMEC, 2023 年 IEDM 會議論文。
區域性尺寸均勻性（CDU） 最終線條的 CDU 要求約為 1 nm（3σ）以內。側牆沉積厚度必須精確到 ±0.1 nm 量級，這需要 ALD 工藝極好的重複性。來源：Lam Research 2023 投資者日演示。
缺陷密度（Defect Density, D0） 多重圖形化步驟增多，缺陷率疊加。在 SADP 流程中，關鍵的缺陷包括側牆剝離、殘餘心軸、顆粒等。台積電曾揭露 N5 節點在量產初期缺陷密度約為 0.1‑0.2 個/cm²（2020 年），至 2023 年降至更低水平。對於採用多重圖形化而沒有 EUV 的層，缺陷密度控制難度翻倍。來源：台積電 2020‑2023 年公開宣告及分析師會議。
工藝步驟數 以金屬互連層為例：採用 SADP 可能需要 30‑40 道工藝步驟（包含光刻、刻蝕、清洗、沉積、CMP 等），而單次 EUV 可能僅需 10‑15 步。四重圖形化步驟數可達 50‑70 步，顯著增加了加工週期和機臺佔用率。來源：應用材料 2022 年技術論壇。

5. 技術路線

5.1 邏輯製程中多重圖形化的應用演進

16 nm / 14 nm FinFET：首次在關鍵層大規模引入 LELE 或 SADP，主要用於 Fin 鰭定義和中層金屬。台積電 16 nm 在 Fin 模組使用 SADP。
10 nm：導線密度進一步提高，多數廠商用 SADP 取代 LELE，甚至在某些金屬層開始使用 SAQP。三星 10 nm 階段宣傳使用了三重圖形化（LELELE），但後來亦轉向自對準方案。
7 nm：台積電 N7 在少數關鍵層引入 EUV（N7+），但最初版本大量使用 DUV+SADP/SAQP。英特爾 7 nm（後來改稱 Intel 4）也依賴 SAQP。
5 nm：台積電 N5 廣泛採用 EUV，但據拆解報告，仍有 10‑15 層繼續使用浸沒式 DUV 多重圖形化（主要為中後段互連層）。SAQP 依然在某些最密集的層保留。
3 nm 及以下：台積電 N3 進一步擴大 EUV 層數，但依然搭配 SAQP。三星 GAA MBCFET 的 3 nm 也要用 SAQP 定義奈米片寬度。英特爾 Intel 3 同樣混合使用 EUV 和 SAQP。對於 2 nm 節點，imec 路線圖顯示，將採用 0.55 NA EUV + 先進的混合多重圖形化，包括 EUV+SADP 和 EUV+SAQP。來源：imec 2024 年路線圖白皮書。

5.2 儲存器中的多重圖形化

DRAM：從 20 nm 級別開始，DRAM 的位線、字線、有源區均依賴 SADP/SAQP。由於陣列圖形高度規則，自對準多重圖形化極具優勢。三星、SK 海力士、美光的 1a nm（約 15 nm 級）和 1b nm 工藝均大量使用 SAQP。
3D NAND：在堆疊層數達到 200 層以上時，階梯和狹縫定義的精度要求提升，部分廠商在狹縫刻蝕中結合多重圖形化。不過，由於快閃記憶體本身單元尺寸較大，EUV 尚未迫切。來源：TechInsights 拆解報告（2023）。

5.3 中國廠商的技術路線

受限於 EUV 裝置無法獲取（截至 2024 年），中國大陸代工廠將 DUV+多重圖形化作為先進工藝的主要推進路徑。公開報道顯示，中芯國際已經能在其 14 nm FinFET 基礎上，利用 SAQP 和 DUV 實現等效 7 nm 的效能（如 Teardown 顯示 MinerVa 比特幣礦機晶片）。但其量產規模、良率、適用產品類別及持續性仍高度受限於裝置供應和耗材限制。中國裝置商如中微公司、北方華創等正在努力讓刻蝕、薄膜沉積等裝置滿足 14 nm 及以下多重圖形化工藝的需求，但高精度 ALD、配套量測以及光刻機自身的匹配仍是瓶頸。

6. 上游

6.1 光刻機

ASML 的 NXT 系列浸沒式 DUV 光刻機是多重圖形化的基礎。“NXT:2050i”和“NXT:2100i”分別可提供 ≤1.7 nm 和 ≤1.4 nm 的套刻精度，這對於 LELE 和自對準工藝都至關重要。2023 年 ASML DUV 浸沒式系統出貨約 157 臺，其中大部分運往亞洲。來源：ASML 2023 年報。Nikon 雖然也有 193 nm 浸沒式系統（NSR‑S635E），但市場份額遠不及 ASML。中國的上海微電子目前量產的光刻機主要用於 90 nm 及更低端製程，先進浸沒式系統公開資料未見量產。

6.2 塗膠顯影與輔助裝置

東京電子（TEL）的 CLEAN TRACK 系列佔據全球塗膠顯影市場約 90% 以上的份額。多重圖形化對塗膠均勻性要求極高，因為膠厚變化會直接影響刻蝕後的線寬均勻性。此外，清洗裝置、去膠裝置（如 Lam 的 Coronus 系列、SCREEN 的單片清洗機）也是保證多次圖形轉移後表面潔淨的關鍵。

6.3 刻蝕與薄膜沉積

刻蝕和沉積是多層圖形化的核心製程。

刻蝕機：應用材料（AMAT）的 Centris Sym3、科林研發集團（Lam Research）的 Flex 系列、東京電子的 Tactras 等，都具備高選擇比和各向異性刻蝕能力。矽的深孔刻蝕以及側牆材料的精確去除，要求極低的負載效應和高均勻性。2023 年全球刻蝕裝置市場規模約 210 億美元，AMAT、Lam、TEL 三家合計佔比超過 90%。（來源：Gartner 2023 年半導體裝置市場報告）
ALD 沉積裝置：側牆沉積要求原子層級別的保形性。AMAT 的 Olympia ALD、ASM 的 Pulsar、Lam 的 ALTUS 是主流選擇。ASM 在 ALD 領域技術領先，2023 年 ALD 相關營收約 28 億歐元，其中很大部分來自先進多重圖形化需求。來源：ASM 2023 年報。
CMP（化學機械拋光）：多次沉積和刻蝕後需要 CMP 平坦化，以保證後續光刻的聚焦深度。應用材料、荏原製作所是主要供應商。

6.4 光刻膠及輔助材料

多重圖形化對光刻膠的耐刻蝕性、附著力要求更高，且需經歷多次烘烤、溼法工藝而不變形。對於多次曝光的情形，各種硬掩模材料（如氮化矽、旋塗碳 SOC、含矽抗反射塗層 Si‑ARC）必不可少。JSR、TOK、信越化學、DuPont 等日美廠商佔據高階光刻膠主要份額。中國的南大光電、上海新陽等正在開發 ArF 浸沒式光刻膠，但在先進多重圖形化工藝中的量產驗證公開資料較少。

6.5 光罩（掩模版）與 EDA 工具

每個分版圖形都需要一塊獨立的掩模版，多重圖形化使一套晶片所需掩模版層數增加。光罩的資料處理（OPC）和缺陷檢測變得極其複雜。EDA 工具提供商如 Synopsys、Cadence、Siemens EDA 必須提供能夠自動拆分圖形、驗證可製造性（DFM）的軟體。華大九天等國產 EDA 也在開發相關功能，但在支援 7 nm 以下多重圖形化的能力上，公開資料未見成熟產品的量產驗證。

7. 下游

7.1 晶圓代工與 IDM

先進製程的代工廠是多重圖形化技術的主要整合者。台積電、三星、英特爾（IFS）將它們內化為工藝架構的一環。儲存廠如 SK 海力士、美光、鎧俠，也在 DRAM 和 NAND 中廣泛使用。這些廠商的研發支出具有風向標作用：2023 年臺積電資本支出約 320 億美元，其中大量用於 EUV 和與多重圖形化相關的沉積/刻蝕叢集。

7.2 晶片設計公司

無工廠的晶片設計公司（Fabless）高度依賴代工廠提供的設計規則。多重圖形化會引入複雜的版圖拆分約束，比如色彩分配（coloring）規則，即同一層必須能被拆分為幾種顏色的掩模。這使得物理設計更加困難，需在設計階段就考慮可分解性、寄生效應和良率。尤其在未採用 EUV 而全部使用多重圖形化的“DUV Only”路線下，晶片的頻率、功耗、面積 PPAC（效能功耗面積）會劣於使用 EUV 的同類設計。

7.3 終端應用牽引

對 HPC（高效能運算）、智慧手機 SoC、AI 訓練/推論晶片的強勁需求，促使晶片面積更大、頻率更高、電晶體密度不斷提升。這些需求的源頭促使代工廠在最先進的節點上進一步微縮，同時保持對多重圖形化技術的依賴。自動駕駛、資料中心等對高可靠性、車規級晶片也有相應的多重圖形化工藝驗證需求。

8. 受益公司

（注：以下僅為產業關聯性梳理，不構成投資建議）

國際裝置巨頭

ASML：浸沒式 DUV 和 EUV 光刻機的壟斷者，前者直接受益於多重圖形化步驟數增加。2023 年 ASML DUV 裝置營收約 123 億歐元，浸沒式系統貢獻顯著。來源：ASML FY2023。
應用材料（Applied Materials）：刻蝕、沉積、CMP 的全能型選手，多重圖形化使晶圓廠採購更多其成套工具。其 2023 財年半導體系統營收約 200 億美元。
科林研發集團（Lam Research）：刻蝕與沉積專家，尤其在三維結構和平坦化刻蝕上具備優勢。2023 財年營收約 190 億美元。
東京電子（TEL）：塗膠顯影機的絕對龍頭，同時在導體刻蝕和 ALD 方面有很強版面配置。2023 財年半導體制造裝置銷售額約 2 萬億日元。
KLA：套刻量測、缺陷檢測、CD-SEM 等過程控制裝置至關重要，多重圖形化讓檢測步驟倍增。
ASM International：ALD 領域的領先者，直接受益於側牆沉積需求。

代工與 IDM 龍頭

台積電：掌握了大量多重圖形化與 EUV 混合使用的生產經驗，具備強大的工藝整合能力。
三星電子：在邏輯晶片和儲存晶片（DRAM、NAND）上都廣泛使用多重圖形化，通過技術迭代保持先進性。
英特爾：正積極追趕，在 Intel 4/3 等節點應用多重圖形化和 EUV 混合技術。

中國本土相關企業

中微公司：CCP 和 ICP 刻蝕裝置已在部分邏輯和儲存產線驗證，其電容耦合等離子體刻蝕機已進入 5 nm 及以下產線。2023 年營收約 63 億人民幣，刻蝕裝備佔比提升，受益於國內產能擴張及多重圖形化需求。來源：中微公司 2023 年報。
北方華創：提供刻蝕、薄膜、清洗等裝置，是國產線主力之一。28 nm 及以上成熟製程市佔率較高，在 14 nm 以上的多重圖形化產線處驗證匯入階段。
盛美上海：清洗裝置應用於多次清洗，受益於多重圖形化步驟增多。
華大九天、概倫電子：EDA 工具方面，需持續突破適應先進多重圖形化的設計能力和驗證平台。

材料/光罩供應商

如日本凸版印刷、Photronics、大日本印刷（DNP）等光罩製造廠，需要為多重圖形化提供更復雜的多套光罩，單價和數量雙雙上升。
中國清溢光電、路維光電等，在成熟製程光罩方面已有一定份額，在先進多重圖形化光罩上仍在追趕。

9. 市場規模

（資料口徑：全球半導體裝置製造商營收及晶圓廠裝置資本支出，以美元計，未特殊說明均指 2023 年）

刻蝕 + 薄膜沉積裝置市場：2023 年全球刻蝕裝置市場約 210 億美元，薄膜沉積裝置市場約 240 億美元，兩者合計約 450 億美元，其中相當部分由多重圖形化新增的工序驅動。以 Lam Research 揭露，先進邏輯 Foundry 的刻蝕步驟數從 28 nm 的約 30 步增至 7 nm 的約 140 步，5 nm 約 180 步，這些增量主要來自多重圖形化。來源：Lam Research 2022 年投資者會議。
多重圖形化專門關聯裝置支出：集邦諮詢（TrendForce）估計，2023 年全球代工廠在 7 nm 及以下節點裝置投資中，約 25‑30% 與擴充套件多重圖形化步驟有關，對應金額約 100‑120 億美元。
中國市場機遇：由於 EUV 受限，中國本土晶圓廠預計在未來幾年更大規模採購浸沒式 DUV、刻蝕、沉積、量測裝置，用於多重圖形化擴建。SEMI 資料，2023 年中國大陸半導體裝置支出約 366 億美元，年增率增長 29%，創歷史新高，大量資金流向 DUV 和刻蝕/沉積裝置。預估到 2027 年中國大陸的刻蝕和薄膜沉積累計投資將超過 500 億美元。
掩模版與光刻材料：多重圖形化所需光罩數增加。以 SADP 為例，其一層金屬互連可能需要 1 塊心軸光罩和部分輔助光罩，而 SAQP 則可能需要更復雜的圖形拆分，光罩數增加。全球光罩市場 2023 年約 45 億美元，預計 2028 年可達 60 億美元，驅動因素之一就是多重圖形化。來源：SEMI MSIG Market Report 2024。

公開資料未見單一“多重圖形化市場”的獨立統計，因其滲透在裝置、材料、光罩各細分中，但上述拼圖足見其關聯市場體量。

10. 玩家對比

10.1 台積電 vs 三星 vs 英特爾

維度	台積電	三星	英特爾
7nm 路徑	初代 N7 大量用 DUV+SAQP，N7+ 引入 EUV 部分層	10nm（相當於別家 7nm）大量用 LELELE，7nm 轉向 EUV 但早期良率掙扎	Intel 4 依賴 SAQP 與 EUV 混合
5nm‑3nm 策略	N5 大幅增加 EUV 層，但仍有 SAQP 殘餘層；N3 進一步縮小 SAQP 層數	3nm 全球首發 GAA，依然需 SAQP 定義奈米片寬度，高密度金屬層亦有 SAQP	Intel 3 類似混合使用，努力追趕產能
對多重圖形化的依賴度	逐步減少但沒放棄，追求最優成本和良率平衡	曾經嘗試過度依賴 LELELE 導致良率低，後來更傾向自對準 + EUV	歷史上在 10nm 曾因多重圖形化過度複雜導致延期，現已更審慎
DUV Only 極限	認為 DUV 可做到 7nm 量產，但經濟性在 5nm 以下急劇惡化	未明確宣傳 DUV Only 路徑，積極採購 EUV	曾提出 DUV 可做到 7nm 但最終放棄，Intel 4 引入 EUV

評價：頭部代工廠普遍認為，在 3nm 以下，單靠多重圖形化而不使用 EUV 會造成面積和功耗劣勢，但自對準多重圖形化仍作為補充技術長期存在。中國企業暫時缺少 EUV，正力圖將 DUV+SAQP 的量產性推到極致。

10.2 主要裝置商競爭格局

刻蝕：Lam Research 在導體刻蝕份額第一，TEL 和 AMAT 緊隨其後，三家在先進 SAQP 流程的特定步驟各有優勢。
ALD 沉積：ASM 在平面 ALD 和批次 ALD 上有領先，AMAT 和 Lam 也在追趕，日本 KE 有多數份額但以儲存器為主。
量測：KLA 壟斷了大部分套刻和 CD 量測市場，國內中科飛測、上海睿勵等在努力追趕。

11. 風險

11.1 技術經濟性倒掛

隨著多重圖形化步驟從雙重推向四重乃至未來的更高倍數，單層互連的加工成本呈指數增長。以金屬層為例，引入 SAQP 可比單次曝光 EUV 的成本高 2‑3 倍（若 EUV 產能充足）。當 EUV 裝置供應增加、成本下降時，原本依靠多重圖形化的“經濟路線”可能不再經濟，導致前期投資無法回收。

11.2 良率天花板

多次刻蝕、沉積、清洗會累計缺陷和變異。即便是台積電，在新工藝早期階段也必須忍受較低的良率。對於缺少經驗積累和先進檢測手段的企業，SAQP 可能導致 D0 遠超 1 cm⁻²，產品根本無法商業化。良率爬坡時間可能長於預期，喪失市場視窗。

11.3 裝置與材料供應集中

關鍵光刻機（ASML）、高精度 ALD（ASM、AMAT）、高階 ArF 浸沒式光刻膠（日商）均高度集中在少數供應商手中。任何地緣政治事件、自然災害或出口管制都可能中斷供應。中國產業當前面臨的挑戰正是這一風險的現實體現。

11.4 物理極限

當線條寬度逼近幾奈米時，量子隧道效應和材料不穩定性開始主導。SAQP 的側牆沉積厚度控制進入亞原子級，源材料雜質和微觀顆粒也可能造成致命缺陷，該技術路徑的天花板清晰可見。

11.5 環境與可持續性

多重圖形化用水量、化學品使用量和碳排放量遠高於單次曝光工藝。隨著 ESG 要求提高，高能耗和高化學消耗可能面臨更嚴格的監管和碳稅成本。來源：IBM 研究報告（2021）。

12. 誤讀糾偏

誤讀 1：“多重圖形化可以完全替代 EUV，中國不需要 EUV 也能做到 3nm。” 糾偏：從根本上說，DUV+多重圖形化在物理上可以接近某些 EUV 層可以達到的密度，但需要成倍增加步驟數。在功耗、面積和效能方面，純 DUV 方案遠遠無法與 EUV 方案競爭。業界普遍認為，在 5nm 以下，EUV 的經濟性和密度優勢明顯，多重圖形化僅作為輔助而存在。
誤讀 2：“只要學會了多重圖形化，就可以用 DUV 做出所有先進晶片。” 糾偏：多重圖形化只是圖案轉移技術的一種，晶片的效能還受電晶體結構（FinFET、GAA）、功函式金屬、低 k 介質等因素制約。即便圖形可以轉移，材料、器件物理的限制也會封死效能提升。
誤讀 3：“SADP 和 SAQP 不需要高精度光刻機。” 糾偏：自對準技術雖然降低了對兩次光刻之間套刻精度的要求，但對第一次光刻的線寬均勻性（CDU）和邊緣粗糙度要求極高，這恰恰依賴於最頂尖的浸沒式光刻機和精密工藝控制。因此，缺少頂尖光刻機依然會拖累 SAQP 的良率。
誤讀 4：“LELE 是最先進的多重圖形化技術。” 糾偏：LELE 是最早的形式，但因其苛刻的套刻要求，已逐漸被自對準方案取代。主流邏輯廠在關鍵層基本不再使用 LELE，僅在某些儲存器或特殊層保留。

13. 最新事件（截至 2024 年 7 月）

台積電 2024 技術研討會：台積電揭露其 A16（1.6nm 級）節點將於 2026 年晚些時候投產，該節點採用背面供電網路（BSPDN）以及新式電晶體結構。在圖形化方面，A16 不僅擴大 EUV 應用，也會在特定層繼續採用 SAQP 和成本最佳化的混合方案。
美國出口管制新規：2023‑2024 年，美國、荷蘭、日本持續收緊對先進光刻和刻蝕裝置的出口。荷蘭政府在 2024 年 1 月起限制部分浸沒式 DUV 裝置（如 TWINSCAN NXT:2000i 及以上）對華出口，這使得中國獲取用於多重圖形化的高階 DUV 光刻機變得更加困難。
中國本土代工進展：2024 年，產業報告顯示中國代工廠的等效 7nm 製程產量仍較小，主要集中於特定產品（如加密貨幣礦機晶片）。公開資料顯示良率和產能利用率資料有限，未見大規模智慧手機 SoC 量產。
裝置商財報印證：Lam Research 2024 年 Q1 財報指出，中國市場對刻蝕和沉積裝置的強勁需求推動其業績，國內客戶仍在積極擴建成熟和先進節點產能。ASML 2024 年 Q1 也指出，儘管出口管制，中國成熟製程的浸沒式 DUV 需求旺盛，但尖端浸沒式裝置被限制。

14. 追蹤指標

若要持續追蹤多重圖形化技術的進展與影響，可關注以下指標：

指標	說明	典型資料來源
先進製程節點量產時間	台積電/三星/英特爾 3nm、2nm 的量產公告，對應 EUV 和多重圖形化混合比例	公司財報、技術研討會
ASML 浸沒式光刻機出貨量與積壓訂單	反映未來擴產和多重圖形化需求強度	ASML 季度財報
代工廠每片晶圓加工步驟數	刻蝕、沉積步驟量增長趨勢，直接體現多重圖形化依賴性	Lam Research、TEL 投資者報告
EUV 滲透率（層數）	EUV 層佔比越高，多重圖形化依賴越低，可橫向對比各工藝	TechInsights、IC Knowledge
材料/光罩公司先進掩模營收	多重圖形化專用光罩需求	大日本印刷、Photronics 財報
中國半導體裝置進口資料	浸沒式 DUV、刻蝕、ALD 進口數量與金額	中國海關統計，SEMI
國內代工廠 14nm/7nm 等效工藝良率揭露	反映多重圖形化本土化能力	行業協會，公開論文，拆解報告
EDA 廠商支援 SAQP 的設計平台釋出	體現設計端配套成熟度	Synopsys、華大九天新聞

15. 信源

ITRS 2.0 / IRDS 路線圖，2022‑2023 年版，International Roadmap for Devices and Systems.
ASML, Annual Report 2023, “DUV & EUV Product Specifications”.
Lam Research, 2022‑2023 投資者日演示材料，“Etch & Deposition Intensity Trend by Node”.
應用材料（Applied Materials）2023 年技術論壇報告，“Materials Engineering for Patterning”.
台積電 2023‑2024 技術研討會公開資料，N3, N2 and A16 process details.
Samsung Foundry, 2023 SAFE Forum, “GAA and Patterning Solutions”.
Intel, IFS Direct Connect 2024, “Intel 3 and 18A Patterning Strategies”.
東京電子, 2023 財年年度報告, “Coater/Developer and Conductor Etch Market Position”.
ASM International, 2023 Annual Report, “ALD Revenue by Application”.
TrendForce, “全球半導體裝置市場及資本支出報告”, 2024‑Q1.
SEMI, “World Fab Forecast” and “Semiconductor Equipment Sales Report”, 2023‑2024.
TechInsights, “Logic and Memory Die Analysis: TSMC N5, N3, SMIC 7nm”, 2023.
中國海關總署，半導體裝置進口月度統計（2023‑2024）。
中微公司、北方華創 2023 年報及相關調研紀要。
公開學術論文：IEDM 2023, SPIE Advanced Lithography 2024。

（注：凡無法從上述信源交叉驗證的細節，文中已標註“公開資料未見”。）