NAND Flash

3 秒看懂

NAND Flash 是固态存储（SSD、U盘、手机闪存、存储卡）的物理基石。它是一种非易失性存储器，断电后数据不丢失；其核心结构是将大量存储单元串联成 NAND 串，以此实现低成本、高密度的阵列布局。产业竞争焦点集中在3D 堆叠层数与每单元存储比特数上：前者在垂直方向盖“摩天楼”，后者让单个单元存储 3 比特甚至 4 比特，从而将每 GB 成本持续压低。消费级产品已普遍采用 TLC（3 bit/cell）甚至 QLC（4 bit/cell），而企业级高耐久场景仍依赖 eTLC、pSLC 等方案。NAND Flash 是强周期品种，价格主要由供给端资本开支节奏和技术代际切换主导。

3 分钟产业解释

NAND Flash 本质是一个规模庞大的 0/1 存储阵列。与 DRAM 的独立晶体管加电容结构不同，它将数十个甚至更多存储单元串联为一组 NAND 串，共享同一条位线与源极线，从而大幅压缩芯片面积。这种“串联架构”让 NAND 能以远低于 DRAM 的单位比特成本提供海量容量。

数据写入是单向的：编程操作只能将存储单元的阈值电压向高方向移动，即把“1”变成“0”；要重新置“1”，必须执行擦除，而擦除粒度是一整 Block（块），无法对单个页或字节单独执行。这一物理过程依赖 Fowler-Nordheim 隧穿效应，让存储在电荷陷阱或浮栅中的电子在高电场下穿越薄氧化层回到沟道。正是这种“整块擦除”特性，决定了 NAND 的寿命以**擦写次数（P/E cycle）**度量。

产业演进沿着两条主线展开。第一条是多位元存储：从每个单元存 1 比特的 SLC，逐步走向 2 比特的 MLC、3 比特的 TLC、4 比特的 QLC，甚至已有原厂在研发 5 比特的 PLC。每提升 1 bit/cell，容量同比例增大，但阈值电压窗口被切分得更细碎，对电压裕量、误码率和纠错强度的要求急剧攀升。第二条是3D 堆叠：当 2D 微缩撞上物理极限和单元间干涉的重墙后，厂商将存储阵列从平面搬向垂直方向，通过交替沉积多层导电/介质层并打通垂直沟道孔来实现多层堆叠。层数从早期的 24/32 层快速跃至 128 层、176/182 层，直到当前部分领先原厂量产的 230 层以上产品（据主要原厂 2023–2024 年官方公告与 ISSCC 公开论文）。每一代层数跃升都带来单片容量的成倍增长和单位比特成本的显著下降。

技术原理

NAND Flash 的基本存储单元，是一个带有浮栅或电荷陷阱层的 MOSFET。给控制栅施加高编程电压时，沟道中的电子通过 F-N 隧穿越过薄氧化层注入存储层，使晶体管的阈值电压发生持久性偏移。读取时，在控制栅上施加参考电压并检测源漏间是否导通，即可判断所存数据。对于多位元单元，则需设置多档参考电压来分辨多个状态：TLC 需要区分 8 种 Vth 分布，QLC 需要区分 16 种。

典型的 NAND 阵列组织如下：

               位线 (BL)  
                │  
 ┌──── 串选择管 (SSL) ─────┐  
 ├── 存储单元 0 (WL0) ────┤  
 ├── 存储单元 1 (WL1) ────┤  
 ├──  ...          ... ────┤  
 ├── 存储单元 N-1 (WLn-1) ─┤  
 └── 地选择管 (GSL) ───────┘  
                │  
              源极线 (SL)  

一个串上的所有单元共享位线与源极线，字线分别控制各层。读取时，选定字线加参考电压，未被选中的字线加 Vpass 使其强制导通，形成对目标单元的电流通路。编程时采用自升压技术抑制同一串上非目标单元的误写入。擦除以整块为单位：将所有字线接地，P 阱上加高电压，使存储层中的电子隧穿回沟道。在 3D NAND 中，上述 NAND 串被垂直竖起，字线成为跨越多层的水平导电平面，整体构成多层堆叠的存储块，并通过多平面独立操作和交错读写来隐藏延迟。

典型时序与耐久度参数区间（无法精确取值处以“行业典型/估算范围”标出，具体数值请查阅原厂最新 Datasheet）：

• 页读取周期：tR 约数十微秒（行业典型）；
• 页编程时间：tPROG 约数百微秒至几毫秒，与页大小及单元类型强相关；
• 块擦除时间：tBERS 通常为几毫秒；
• 耐久度（P/E 循环）：SLC 约 6 万–10 万次，MLC 约 3000–1 万次，TLC 约 1000–3000 次，QLC 约 100–1000 次（公开文献综合区间，不同工艺代差异较大）；
• 数据保存期：常温下一般在 1 年以上，温度升高会加速电子逃逸导致保持力下降。

关键参数

衡量 NAND Flash 介质及成品的常用指标：

• 存储密度：单位芯片面积的存储容量（Gb/mm²），由每单元比特数、堆叠层数、阵列效率共同决定。
• 接口速率：总线速率（MT/s）或顺序读写带宽（MB/s），决定数据吞吐上限，受 ONFi / Toggle 标准代际制约。
• 页大小：一次编程/读取的最小数据单元，通常 16 KB 或更大，影响小块随机写入的写放大。
• 块大小：擦除最小单位，常见数 MB 至数十 MB，是垃圾回收与耐久管理的基本粒度。
• 耐久度：既可以 P/E cycle 衡量颗粒级寿命，也常折算为成盘的 DWPD（每日全盘写入次数）或 TBW（总写入字节数）。
• 数据保持力：断电后数据可安全保存的时间，与存储温度和擦写次数密切相关。
• QoS 与延迟尾：企业级应用重点关注 99.99 百分位甚至 99.999 百分位的读写延迟。
• 原始误码率：介质本身的误码率水平，用以评估对 LDPC 等纠错引擎的压力。
• 功耗剖面：主动读写功耗与空闲功耗，对数据中心和移动终端都至关重要。

技术路线

单元演进路线

• SLC：1 bit/cell，性能最强、寿命最长，但单位容量成本最高，主要用于工业、企业级极端耐久场景和缓存层。
• MLC：2 bit/cell，性能与寿命居中，曾广泛用于企业级 SSD，现逐渐被 eTLC 和高耐久 TLC 替代。
• TLC：3 bit/cell，已居消费级和企业级主流地位，通过多平面并发和算法优化可提供可观的性能。
• QLC：4 bit/cell，容量成本进一步下降，典型 P/E 约 100–1000 次（行业均值估算），主要面向大容量读密集型场景与机械硬盘替代，已进入主流消费级 SSD 和数据中心高密度盘。
• PLC：5 bit/cell 已有研发布局，公开产品化时间表尚未明确（公开资料未见量产发货细节）。

3D 堆叠工艺路线

从结构上，3D NAND 基本分为两大流派：

1. 浮栅型：将电荷存储在导体浮栅中，英特尔/Solidigm 在 3D NAND 上持续采用此路线（据其公开路线图）。其优点是电荷存储量较大，电压窗口保持相对宽裕，但层间隔离和干扰控制在高层数时面临挑战。
2. 电荷陷阱闪存型：将电荷存储在绝缘的氮化硅陷阱层中，三星、SK 海力士、铠侠/西部数据等均以 CTF 作为主力架构（据原厂公开技术论文）。CTF 对层间干扰有更好的可制造性，成为行业主流方案。美光在 3D NAND 上亦已转向 RG/CTF 架构。

在上述两大类之下的具体实现路径，还包含外围电路布局的结构性创新：

• 外围置于阵列旁：早期 3D NAND 沿用 2D 时代的布局，CMOS 外围电路分布在存储阵列外围，但占用额外芯片面积。
• CUA（Circuit Under Array）：将部分外围电路移至存储阵列下方，缩小芯片面积，铠侠/西数 BiCS 架构已导入此设计。
• Xtacking：长江存储开发的晶圆键合架构，将存储阵列晶圆与 CMOS 外围电路晶圆分别制造，再通过金属互连层键合在一起。据其公开白皮书，这种方案可实现更高的阵列密度和更灵活的工艺选择。

上下游

上游：核心设备与材料供应商。设备端，高深宽比蚀刻、薄膜沉积（特别是交替生长的二氧化硅/多晶硅或金属层）、退火、晶圆键合等关键设备主要由泛林集团、应用材料、东京电子等厂商提供。材料端涵盖大硅片、特殊气体、前驱体、光刻胶等。此外，NAND 控制器芯片是使 NAND 颗粒变成可用存储产品的必需一环，主要供应商包括慧荣科技、群联电子、Marvell、英韧科技等；纠错 IP（主要是 LDPC 及 Polar 码方案）亦为产业重要组成部分。

中游：NAND 晶粒制造集中在少数原厂——三星电子、SK 海力士（含 Solidigm）、铠侠/西部数据联盟、美光科技、长江存储。原厂除生产晶粒外，也封装自有品牌的成品 SSD/UFS/eMMC 产品，同时出售裸晶粒给第三方模组厂。

下游：涵盖成卡与 SSD 品牌厂（金士顿、西部数据、希捷、致钛、三星、美光消费品牌等）、ODM/OEM 系统集成商，以及数据中心/云服务商（AWS、Microsoft Azure、Google Cloud 等），后者往往直接向原厂定制整机盘规格。最终需求流向包括 PC、智能手机、游戏机、企业全闪阵列、超融合系统、汽车电子、工业控制与物联网设备等。

受益公司

（本段基于公开材料梳理产业链环节中的代表性公司，不构成任何投资建议。）

• 三星电子：垂直整合度最高的 IDM，同时是全球最大的 NAND 供应商和手机、PC、企业级 SSD 的主要出货方，V-NAND 品牌影响广泛。
• SK 海力士：收购英特尔 NAND 业务后成立 Solidigm，实现企业级与高容量产品的技术互补，在 QLC 高密度盘上布局积极（据其官网及技术峰会材料）。
• 铠侠 + 西部数据：通过合资工厂体系协同制造，BiCS 架构持续迭代，CUA 方案有效缩小芯片面积。
• 美光科技：美国本土唯一的规模化 NAND 制造商，232 层产品较早导入量产，同时在 RG/CTF 架构上完成切换（据其 FY2023–2024 公开技术更新）。
• 长江存储：以 Xtacking 架构构筑差异化路径，已规模化进入消费级及部分行业市场，公开信息显示其产能仍在爬坡阶段。
• 控制器/IP 生态企业：慧荣科技、群联电子、Marvell 等控制器厂商构成产业关键拼图，LDPC IP 授权方亦是技术价值链的重要环节。

A 股相关公司多分布在存储封测、模组制造、分销及半导体材料环节，在合规框架下不在此展开。

市场规模

NAND Flash 是强周期的大宗芯片品类。根据 TrendForce 与 CFM 闪存市场等机构的历史数据，全球 NAND Flash 市场总营收通常在 400 亿–700 亿美元区间剧烈波动（2020–2023 年实际波动范围，具体年度数据请查阅上述机构报告）。营收的周期摆动主要源于合约价格的暴涨暴跌。

需求端长期驱动力包括：

1. 云与 AI 数据洪流：大模型训练与推理产生海量中间数据和检查点存储需求，对高容量、低成本 QLC 的牵引尤为显著。
2. 存储密度持续提升：随着原厂层数从 128 层向 200 层以上升级，单颗芯片容量快速扩大，总发货 bit 量连年攀升（2022–2024 年间年均增长率约 15%–20%，据 TrendForce 等机构季度追踪），部分抵消单价下滑对营收的冲击。
3. 替代机械硬盘：QLC 盘在每 GB 成本和总拥有成本上持续逼近甚至优于近线机械硬盘，推动全闪存储向冷数据层渗透。

供给端格局高度集中。公开数据（如 TrendForce 季度报告，2023–2024 年）显示，三星长期位居首位，SK 海力士（含 Solidigm）与铠侠/西数联盟紧随其后，美光及长江存储亦占有重要份额。由于未检索实时市占数据，此处不给出精确百分比。

玩家对比

以下是基于公开信息的定性对比（不构成投资建议，精确财务数字请查阅各公司年报）：

• 三星 vs SK 海力士：三星在消费级品牌影响和移动端垂直整合上占优，SK 海力士通过 Solidigm 在企业级 QLC 和高密度盘上形成差异化。
• 铠侠/西数联盟 vs 美光：铠侠/西数以合资制造分摊资本支出，CUA 方案降低芯片面积；美光作为独立 IDM 在 232 层节点导入速度上表现出较强执行力。
• 长江存储 vs 五大原厂：Xtacking 架构在专利布局和工艺灵活性上形成独特优势，但在产能规模、全球客户覆盖和高端企业级验证上仍处于追赶阶段。

从控制器生态看，慧荣与群联两家中国台湾厂商合计占据消费级 SSD 控制器市场的绝大部分份额，Marvell 等则在企业级领域有较强存在感。

风险

1. 周期波动风险：厂商资本开支集中释放经常造成阶段性供过于求，合约价格跌幅可达 20%–40% 甚至更甚（历史上多次发生），对相关公司盈利构成剧烈冲击。
2. 技术迭代风险：层数竞赛和多位元演进使工艺复杂度持续攀升，若某家原厂在关键节点（如 300 层以上）研发滞后，可能失去成本竞争力。
3. 需求结构性风险：部分消费电子（如 PC、智能手机）出货量趋于平稳甚至下滑，若 AI 及数据中心需求无法按预期接力，可能出现阶段性需求缺口。
4. 地缘政治风险：NAND 产能高度集中于东亚少数地区（韩国、日本、中国大陆及中国台湾），出口管制、供应链限制及政策变化可能导致供给格局突变。
5. 替代技术风险：新型非易失存储（如 3D XPoint 已退市、MRAM、ReRAM、FeRAM 等）长期可能在某些细分场景形成替代，对 NAND 市场外延产生制约。

误读纠偏

误读 1：“QLC 寿命太短，根本不能用。”
现代 3D QLC 颗粒搭配 pSLC 写入缓存、高级磨损均衡算法和 LDPC 软判决纠错，整盘 TBW 可完全满足消费级每天数十 GB 写入强度下的 5 年使用。部分企业级 QLC 盘在写放大受控后，对读多写少的场景亦具商用价值。寿命评估需看系统级耐久设计，而非仅关注单元级 P/E 标称值。

误读 2：“3D NAND 层数越多，速度就越快。”
层数增加直接提升单 die 容量，但页读取与编程延迟并不随之降低；随着字线 RC 负载增大和通路变长，部分性能指标甚至可能轻微劣化。真正提速依赖多平面独立操作、多通道并发、更快的 ONFi/Toggle 接口速率以及更高性能的控制器架构。

误读 3：“NAND Flash 和 DRAM 差不多，都是内存，断电后数据都不丢。”
DRAM 依赖电容存储电荷且需要持续刷新，断电瞬间数据即失，但读写速度极快；NAND 是非易失存储，利用 F-N 隧穿存储电荷，断电后数据可保留，但写入和擦除均以块为单位且速度较慢。二者在存储体系中分层互补而非替代。

最新事件

（本段内容截取至 2025 年年初可得的公开信息）

• 多家原厂在 ISSCC 2024 及各自技术峰会上披露了 300 层以上 3D NAND 的研发方向，部分预计在 2025–2026 年进入试产阶段（据公开技术论文及新闻稿，量产时间表以原厂正式公告为准）。
• PCIe 5.0 SSD 在数据中心和高端 PC 中的渗透率快速提升，原厂控制器与第三方主控方案均已就绪，面向 PCIe 6.0 的早期探索已在会议论文中出现。
• NVMe FDP（Flexible Data Placement） 与 ZNS 生态持续扩大，旨在通过将写入位置管理上移给主机来降低写放大、提升有效寿命。
• 2023–2024 年期间，主要原厂为缓解供应过剩而实施减产和延缓扩产策略，推动合约价格在 2023 年 Q4 至 2024 年 Q3 期间有所回升（据 TrendForce 及 CFM 闪存市场发布的季度价格追踪）。
• 长江存储持续推进 Xtacking 架构迭代，部分消费级 PC OEM 已预装其产品，但在出口管制背景下设备供应链的长期稳定性仍受外界关注。

跟踪指标

跟踪 NAND Flash 产业景气度与竞争格局的常用指标：

• 合约价与现货价：月度/季度报价走势（可参考 TrendForce、CFM 闪存市场等机构定期发布的数据），二者价差可反映供需紧张程度。
• 原厂资本开支指引：三星、SK 海力士、铠侠/西数、美光的财报电话会中对 CAPEX 和产能扩张节奏的表述。
• 晶圆产出与投片量：原厂开工率及投片量变化，通常在季度报告中有所体现。
• 层数量产进度：各原厂最新量产层数与下一代技术节点的公开时间表。
• 客户库存水位：下游模组厂、OEM 及云服务商的 NAND 库存天数，可辅助判断周期位置。
• 控制器出货与产品迭代：慧荣、群联等主要控制器厂商的月度/季度出货量可作为终端需求的先行指标。
• 协议与标准演进：PCIe 6.0/7.0 在存储中的采纳进度、FDP/ZNS 在云厂商中的部署规模。

信源

• ONFi 规范公开文档（ONFi 5.1 等，可于官网获取）
• JEDEC JESD22-A117、JESD219（固态盘耐久度测试方法）及相关 UFS/e-MMC 标准
• 美光公开白皮书《NAND Flash 101: An Introduction to NAND Flash and How to Design It in to Your Next Product》
• 三星 V-NAND 技术论文（ISSCC 2013 及后续历年）
• 铠侠/西部数据 BiCS 技术论文（ISSCC 2015 及后续）
• 长江存储 Xtacking 技术白皮书（公司官网公开版本）
• TrendForce “NAND Flash Industry Update” 季度报告、CFM 闪存市场季度追踪
• Yole Développement “3D NAND Architecture and Cost Roadmap”
• 各原厂（三星、SK 海力士、铠侠、西部数据、美光、Solidigm）官方网站公告、投资者关系材料及技术峰会演讲材料

本页未依赖实时搜索，具体市场数据、最新层数、性能参数及财务数字请以各原厂最新官方资料及上述研究机构最新报告为准。所有技术参数区间及产业趋势描述均为基于可公开获取信息的定性分析，不构成任何形式的投资建议。