纳米线晶体管

1. 执行摘要：后 FinFET 时代的晶体管架构革命

全球半导体产业正站在一个历史性转折点。在经历了平面晶体管、应变硅和 FinFET（鳍式场效应晶体管）三个重大器件架构世代之后，当制程工艺向 3 nm 及以下节点持续推进时，传统 FinFET 在栅极静电控制、漏电流抑制和器件一致性方面正遭遇根本性的物理极限。纳米线晶体管，作为环绕栅极场效应晶体管（Gate-All-Around FET, GAA FET）范畴中最具前瞻性的形态，被广泛认为将是延续摩尔定律、定义未来十年计算能力边界的关键技术底座。本报告以行业技术分析师视角，从物理原理、材料体系、制备工艺、关键参数、产业化路线图和竞争格局等维度，对纳米线晶体管进行系统性深度剖析。核心结论如下：第一，纳米线架构通过全包围栅极实现近乎理想的沟道静电控制，能够将亚阈值摆幅推向室温物理极限（60 mV/dec），这使得工作电压（Vdd）可大幅降低至 0.5 V 以下，从而带来功耗的阶跃式下降。第二，由于单根纳米线驱动电流有限，产业界已在纳米线概念上衍生出纳米片（Nanosheet）及叉式片（Forksheet）等变体，通过增大有效沟道宽度兼顾控制力与驱动能力，成为 3 nm/2 nm 节点的实际落地形态。第三，从产业链视角看，纳米线/纳米片时代的到来将引发前道设备、高-k/金属栅材料、外延与选择性刻蚀等环节的深度重构，对原有 FinFET 时代的设备存量和技术积累构成颠覆性冲击。预计 2025 至 2030 年，基于该架构的高性能计算芯片、AI 训练/推理加速器以及低功耗移动 SoC 将全面渗透，支撑起超过千亿美元规模的尖端逻辑芯片市场。在下文中，我们将逐层展开这一架构的全景图，以期为技术决策者、投资机构和产业观察者提供一幅兼具深度与广度的参考坐标系。

2. 产业背景与 FinFET 微缩极限的物理根源

要理解纳米线晶体管的战略必然性，必须回到摩尔定律演进的主线上来。自 2011 年英特尔在 22 nm 节点首次将 FinFET 商用化以来，三维鳍式结构统治了从 14 nm 到 5 nm 长达十余年的技术世代，台积电、三星、英特尔三大巨头均以此为基础构建了庞大的产品家族和 IP 生态。FinFET 成功的关键在于将沟道竖立起来，使栅极得以从顶面和两个侧面三个方向控制沟道，有效缓解了平面器件在 20 nm 以下出现的严重短沟道效应（Short Channel Effects, SCE）——尤其是漏极诱导势垒降低（DIBL）和亚阈值斜率退化。随着工艺进一步微缩到 5 nm 乃至 3 nm，FinFET 的鳍片高度达到物理极限（受限于深宽比刻蚀和机械稳定性），鳍片宽度也需要不断减小以维持栅极控制，但过窄的鳍片会导致量子限制效应使阈值电压离散并降低载流子迁移率，同时鳍片顶部的三栅结构的静电完整性已不足以压制源漏之间的漏电流。SISPAD（半导体工艺与器件模拟国际会议）2019-2022 年间的一系列仿真数据清晰表明：当栅极长度缩至 12 nm 以下，FinFET 的 DIBL 数值迅速恶化至 80 mV/V 以上，难以满足高性能逻辑器件低于 50 mV/V 的要求，亚阈值摆幅（SS）也普遍停留在 70-80 mV/dec 范围，意味着器件无法在亚阈值区实现陡峭的开关转换，造成巨大的静态功耗。与此同时，由于鳍片宽度存在工艺波动（通常 1-2 nm 的线宽粗糙度），多鳍器件之间的阈值电压失配变得愈发显著，SRAM 良率和 Vmin 受到直接威胁。在上述物理和工程双重约束下，产业界在 2017 年前后达成了高度共识：FinFET 在 3 nm 节点将触及性能密度和能效比的天花板，必须转向栅极全包围的 GAA 架构，让沟道材料被金属栅极从四面八方完全包裹，以最大化静电控制能力。而将沟道进一步缩小到一根根独立悬浮的纳米线，则成为该次世代架构中最纯粹、最理想化的形态。

3. 纳米线晶体管的定义、分类与核心特征

纳米线晶体管是指以直径处于纳米尺度（典型 5 nm 至 30 nm）的半导体一维线状晶体作为导电沟道的场效应晶体管。其最突出的几何特征在于，金属栅极完全环绕半导体纳米线，形成全包围栅极结构。依据纳米线在晶圆平面的取向与集成方式，可将其分为两大类：

• 水平纳米线（Lateral Nanowire）：纳米线平行于衬底表面排布，源漏分别位于两端。该结构可通过选择性刻蚀牺牲层形成悬浮沟道，再覆盖高-k 栅介质和金属栅进行全包围，几乎完全兼容主流 CMOS 平面制造流程，是当前最具量产可行性的方案。三星的 MBCFET（Multi-Bridge Channel FET，多桥沟道 FET）和英特尔的 RibbonFET 均基于水平纳米线/纳米片。

• 垂直纳米线（Vertical Nanowire）：纳米线垂直于衬底生长，源极在底部、漏极在顶部，栅极横向包裹纳米线柱面。这种结构在理论上可将晶体管面积缩小到极致（4F² 级别单元面积），且垂直电流输运可减少体区漏电，但受限于顶/底电极引出困难、栅极长度依赖精确垂直刻蚀以及与传统 CMOS 布局布线工具的不兼容性，目前仍主要停留在研究阶段，未进入主流逻辑产线。

从沟道载流子类型看，纳米线晶体管同样分为 NMOS（电子）和 PMOS（空穴），而由于一维结构下的量子限制效应，硅纳米线在 PMOS 应用中的空穴迁移率下降问题较 NMOS 更为严峻，由此推动了渠道材料向锗（Ge）或硅锗（SiGe）的切换，此点后文将深入展开。

与 FinFET 相比，纳米线/纳米片架构展现出三个尤为突出的核心优势。其一，卓越的静电完整性：由于栅极对沟道的包裹角度由三面提升至四面，栅控能力显著增强，等比例缩微时 SCE 得到根本遏制，亚阈值摆幅可贴近 60 mV/dec 的理论极限。其二，更灵活的设计空间：FinFET 的鳍片高度和宽度受单尺寸量化约束，而纳米线/纳米片的宽度和叠层数量（如 1-4 层纳米线垂直堆叠）可以在不损失控制力的前提下调节驱动电流，使设计端能够在功耗和性能之间得到更细粒度的折衷。其三，导通电流密度提升：通过在一个标准单元内垂直堆叠多条纳米线或纳米片，有效沟道宽度大幅增加，单位面积的有效驱动电流能够超越 FinFET，在相同直流能力下减少单元面积，直接提升逻辑密度。需要指出的是，业界已经普遍将“纳米线”与“纳米片”看做同一技术家族的连续谱：当导线的横截面宽/厚比接近 1:1 时为纳米线，宽/厚比大于 2:1 甚至更高时称为纳米片。后者在制造均匀性和驱动能力方面更具优势，因而成为三大代工厂 3 nm 至 2 nm 的商用选择，但两者的物理本质和工艺模块高度重叠。

4. 物理机制：一维量子限制、弹道输运与静电控制

深入理解纳米线晶体管，必须从半导体一维结构的量子物理谈起。当半导体材料的某一维度尺寸缩小到与费米波长或激子玻尔半径相当的尺度时，载流子在对应方向上的运动将受到量子力学约束，形成分立的子能带，态密度呈现显著变化。在圆柱形硅纳米线中，电子和空穴的能谱由二维量子阱跃迁为一维子带结构，态密度从三维的连续分布转化为一维的尖锐范霍夫奇点。这一变化的直接映射是：载流子有效迁移率可能发生变化。虽然表面散射和界面态会增加散射概率，但在一维理想条件下，声子散射相空间被压缩，轻/重空穴带分裂可减少能带间散射，使得在小直径纳米线中部分载流子甚至可获得优于体硅的迁移率，不过这在实验中高度依赖于表面粗糙度和界面陷阱密度。

另一个关键物理现象是弹道输运。当沟道长度缩小到与载流子平均自由程可比拟时（在室温下，硅的电子平均自由程约 10-20 nm，锗和 III-V 族材料可达 50 nm 或更高），载流子可以在无散射或仅发生少数次散射的情况下从源极渡越至漏极，接近所谓的弹道极限。弹道输运条件下，器件电流不再单纯由迁移率和沟道长度决定，而更多受限于源端注入速度以及量子接触电阻。纳米线由于采用全包围栅极，其载流子限制在中心区域，远离表面悬挂键和粗糙界面（在优化界面质量的前提下），因此有利于实现准弹道输运。相关实验已揭示，亚 15 nm 栅长的 InGaAs 纳米线晶体管在低温下能够展现出明显的弹道传输特征，导通电流接近量子电导的整数倍。

静电控制方面，栅极对沟道电势的控制能力通常使用尺度长度（Scale Length, λ）来定量描述。对于单栅或多栅结构，λ 与栅氧化层厚度和沟道厚度相关。在圆柱全包围栅极纳米线中，尺度长度可表示为近似形式 λ ~ √(ε_ch * t_ch^2 / (8 ε_ox) ) （简化条件下），其中 t_ch 为纳米线直径，ε 为介电常数。当栅极长度 Lg 大于 5-6 倍的 λ 时，器件能够有效抑制短沟道效应。纳米线将 t_ch 缩小到 5-10 nm，同时采用高-k 介质，λ 不到 FinFET 的一半，使得 Lg 即使缩小到 10 nm 以下依然能保持优异的静电控制。这解释了为何纳米线晶体管能够在不显著增加关态漏电的前提下持续缩短栅极长度。

漏极诱导势垒降低（DIBL）和亚阈值摆幅（SS）是衡量 SCE 的两个核心指标。大量模拟和实验数据显示，高性能硅纳米线 GAA FET 的 DIBL 可控制在 30 mV/V 以内，远优于同级 FinFET，而 SS 也稳定在 65-70 mV/dec。III-V 族纳米线晶体管因具有更高迁移率和更低有效质量，在近弹道区域 SS 已可降至 60-65 mV/dec，逼近热力学极限（k_B T ln10 / q ≈ 60 mV/dec @300 K）。这些物理优势共同构成了纳米线器件从根本上突破 FinFET 能效壁垒的基石。

5. 材料体系：从硅、锗、硅锗到 III-V 族化合物半导体

沟道材料的选择直接决定了纳米线晶体管的电学性能、热力学稳定性及制造成本，是技术路线的关键分水岭。当前主流材料仍以硅（Si）为中心，但锗（Ge）、硅锗合金（SiGe）以及 III-V 族化合物（如 InGaAs、GaAs、InAs）都在特定应用场景中展现出不可替代的竞争力。

硅（Si）：硅仍是最成熟的半导体材料，其天然氧化层 SiO2 在历史上曾为平面工艺提供了理想的钝化和界面，但在纳米线 GAA 架构中，高-k/金属栅堆叠全面替代氧化硅，硅的优势转向成本、晶圆级集成度和与现有 CMOS 工厂的无缝兼容。硅纳米线制造可利用 SOI（绝缘体上硅）或体硅衬底通过自上而下的硅层释放实现，缺陷控制经验丰富。然而，硅的空穴迁移率远低于电子，这导致 Si PMOS 在小尺寸纳米线中驱动电流不足，形成性能瓶颈，迫使工程师为 PMOS 引入 SiGe 沟道应变技术或直接切换至 Ge。

锗（Ge）和硅锗（SiGe）：Ge 拥有所有主流半导体中最高的体空穴迁移率（约 1900 cm²/V·s），是 PMOS 沟道的理想选择。同时，Ge 的电子迁移率也相对较高，理论上可构建高性能 Ge CMOS。但在实际中，Ge 的氧化层（GeO）极不稳定，水溶性强且界面态密度极高，导致费米能级钉扎和严重的载流子散射，长期被视为致命缺陷。近年来，通过采用 Si 钝化层和高质量原子层沉积（ALD）高-k 介质的组合，Ge 界面质量已取得突破性进展，实验室已展示出亚阈值摆幅优异且开关比高达 10⁶ 以上的 Ge 纳米线 PMOS。SiGe 合金利用其中等禁带宽度和可调的迁移率特性，结合 Si 帽层的表面钝化，成为目前最具量产实战价值的 PMOS 沟道。台积电和英特尔均将 SiGe 纳米片用于 PMOS 组件，利用 Si/SiGe 超晶格外延和后续选择性刻蚀以实现多层沟道堆叠，这已成为 3 nm 以下节点的通用做法。

III-V 族化合物半导体：以 In₀.₅₃Ga₀.₄₇As、InAs、GaSb 为代表的 III-V 族材料电子迁移率极高（InGaAs 电子迁移率可达 10,000 cm²/V·s 以上），是构建极高频率、极低功耗 NMOS 的梦幻材料。研究表明，基于 InGaAs 纳米线的 GAA FET 可在极低工作电压（<0.5 V）下实现超过 3 mA/μm 的驱动电流，超越同等尺寸硅器件。然而，III-V 族材料的致命弱点在于工艺集成难度：其晶格常数与硅严重失配，直接异质外延会产生高密度位错；此外，III-V 半导体缺乏稳定的本征氧化物，表面态密不可忽视；Fab 污染控制也是重大挑战，因为 Au 等深能级杂质将严重损害硅工艺。目前 III-V 纳米线主要采用 VLS（气-液-固）生长或模板辅助选区外延，在晶圆级集成和良率方面仍与硅主流路线存在差距，因此预计其首先会在射频、毫米波和特定高性能计算加速器领域实现小规模突破，而非大规模通用 CMOS。

此外，二维材料（如 MoS₂、WS₂）在纳米尺度厚度的原子级控制方面具有理论优势，但大面积均匀沉积和低接触电阻等问题仍未解决，尚处基础研究阶段，本报告不作重点展开。综合来看，硅 NMOS + SiGe PMOS 的异质沟道组合，借助多重纳米片堆叠，是目前以及可预见的未来商业化纳米线晶体管的主线技术路径。

6. 纳米线制造技术：自下而上生长与自上而下刻蚀的博弈

纳米线的制备是整个器件实现的核心，其方法学可划分为两大流派：自下而上的生长法，以及自上而下的光刻-刻蚀修整法。两者在晶体质量、定位精度、可扩展性和产线兼容性上各有利弊，产业发展路径清晰地偏向了后者，但前者的基础研究成果仍深刻影响着材料科学进步。

自下而上法——气-液-固生长（VLS）与选区外延：VLS 法使用金、镍等金属纳米颗粒作为催化剂，在化学气相沉积（CVD）过程中前驱气体分解，半导体原子在金属-半导体共晶液滴中过饱和析出，实现一维单晶生长。该方法可制备出几乎无位错、高结晶完整度的纳米线，且可通过异质结构调制生长轴向或径向异质结。但 VLS 法存在致命弱点：纳米线随机生长，需经过超声分散、介电泳排布或模板化沉积等后续步骤定位和转移，周期长、均匀性差，严重不符合晶圆级高精度制造的要求。且金属催化剂的残留（特别是金）会对硅器件造成深能级污染。近年来发展的选区外延（Selective Area Epitaxy, SAE）通过在介电掩膜上开窗口，直接在硅或 SOI 衬底上定位外延生长 III-V 或 SiGe 纳米线，能够实现纵向和横向同时排布，但依然受限于生长温度和晶格失配问题。

自上而下法——光刻与刻蚀修整：该路径完全嵌入 CMOS 前后道流程：首先采用极紫外光刻（EUV）或 193 nm 浸没式光刻结合多重图案化定义精细线条，再通过反应离子刻蚀（RIE）在硅/硅锗叠层中刻出初始鳍或脊结构，最后利用选择性湿法或干法刻蚀将牺牲层（一般为高浓度 SiGe 或纯 Ge）去除，释放出悬浮的硅纳米线/纳米片。这条路线无需转移和排布，直接与核心产线相容，满足纳米级对准和百万亿量级晶体管的集成度要求。但挑战在于线宽均一性、线边粗糙度（LER）和表面损伤的控制。当纳米线直径缩至 5-8 nm 时，不到 1 nm 的 LER 就足以引起显著的阈值电压波动和跨导退化，因此需要结合氢退火等表面平滑工艺。目前三星的 MBCFET、英特尔的 RibbonFET 以及台积电的纳米片 N2 方案，全部采用基于超晶格叠层外延和选择性刻蚀的自上而下路线，证明该路线在商业化量产中胜出。

此外，选择性原子层刻蚀（ALE）和湿法各向异性腐蚀是实现纳米线释放和直径精控的关键技术。通过循环化学吸附/活化步骤，ALE 可实现埃级精度的材料去除，将硅/硅锗叠层选择性刻蚀出均匀悬浮间隙，从而为后续 ALD 高-k 介质和金属栅填充提供规整的包裹空间。

7. 关键工艺模块与器件集成流程

在纳米线/纳米片晶体管制造中，除了纳米线本身的形成，几大工艺模块对最终器件性能起着决定性作用：高-k 栅介质沉积、金属栅填充、源漏外延与接触工程，以及同质集成中寄生电容的抑制。

高-k 栅介质与原子层沉积（ALD）：由于纳米线悬浮结构的形貌极度复杂，必须采用原子层沉积技术实现完全保形、无针孔的亚 nm 级高-k 介质层，常用材料包括 HfO₂、ZrO₂，或以 Al₂O₃ 为中间层构建叠层（HfO₂/Al₂O₃）。ALD 的自限制表面化学反应可保证在圆柱状、内部凹陷等曲面上的均匀包覆。界面优化步骤需精心设计：在沉积前使用 RCA 清洗和/或氢氟酸终端，接着形成约 0.5-1 nm 的化学氧化层（或通过等离子体氮化引入 SiN）作为缓冲钝化层，以降低界面态密度（Dit）至 10¹¹ cm⁻²eV⁻¹ 量级。对 Ge 或 SiGe 沟道，这一界面工程尤其棘手，通常需淀积超薄 Si 帽层来限制 Ge 的扩散并稳定界面。

金属栅与功函数工程：全包围结构要求金属栅极完全填充悬浮纳米线之间的狭窄缝隙，这对物理气相沉积（PVD）和 ALD 金属填充能力提出了极高要求。TiN、TaN 等氮化物常用作功函数金属，通过调整其厚度和成分实现 NMOS 和 PMOS 的阈值电压控制。在极小尺寸下，功函数金属厚度占据栅极间隙的大部分，因此纳米片层间距（即悬浮间隙高度）的设计必须在静电控制与金属填充窗口之间折衷。

源漏外延与接触电阻优化：纳米线两端必须与源漏区形成低阻欧姆接触，通常采用选择性外延在暴露的纳米线端部生长掺杂 Si 或 SiGe，形成抬升源漏结构，再通过镍、钴、钛等的硅化物化降低接触电阻。对于直径小于 10 nm 的纳米线，接触电阻极难降低至 10⁻⁸ Ω·cm² 以下，已成为限制整体性能的关键因子。金属-半导体费米能级钉扎效应需通过接触界面掺杂雪崩或插入超薄界面层（如 TiO₂）予以缓解。

电容与寄生管理：全包围栅结构虽然提高了静电控制，但也带来了栅-源、栅-漏交叠电容显著增大。为降低寄生电容，需要开发低-k 间隔侧墙和内部空气间隙隔离技术。此外，采用自对准接触工艺，结合选择性介电刻蚀，可以尽量缩窄交叠区域。在多片堆叠设计中，顶部和底部纳米片的寄生电容不对称性也需要通过算法优化布线和版图设计来补偿。

集成流程概览大致如下：外延生长 Si/SiGe 超晶格（交替数十层）→ 浅沟槽隔离(STI) → 鳍结构刻蚀→ 牺牲层（SiGe）选择性去除 → 悬浮硅纳米片/纳米线形成 → 表面清洗与界面钝化 → ALD 高-k 沉积 → 金属栅功函数层沉积与刻蚀 → 栅极填充金属(CVD W 或 Co) → 栅极盖层与平坦化 → 源漏开窗与外延 → 硅化物接触 → 后端铜互联。整个流程在传统 HKMG FinFET 生产线基础上新增了超晶格外延和牺牲层选择性刻蚀两道核心超高难度模块，并对 ALD 和 ALE 设备提出极高要求。

8. 器件性能参数体系与基准对标

评估纳米线晶体管的技术水准，需要一套严密的参数标尺。以下从直流、交流和均一性三个维度梳理最重要的关键性能指标（KPI），并对照 FinFET 进行基准对比。

• 栅极长度（Lg）与物理/有效沟道长度：量产级纳米线/纳米片的物理栅极长度已推进至 12 nm（三星 3GAE），并向 10 nm 以下探索。有效沟道长度因源漏扩散而略短，需要依靠工艺模拟和 Id-Vg 曲线提取。较短栅长虽可以提高跨导和速度，却会加剧本征泄漏，必须在 SS 可接受范围内精确定义。

• 亚阈值摆幅（SS）：是衡量器件开关陡度的第一指标。如前文所述，实验室硅纳米线 SS 已低至 65-70 mV/dec，III-V 纳米线甚至逼近 60 mV/dec。相比同节点 FinFET 典型 75-85 mV/dec，纳米线约有 10-15% 的改进，这等价于在给定关态电流下工作电压可降低约 0.1 V，从而带来动态功耗的大比例下降（功耗 ∝ Vdd²）。

• 漏极诱导势垒降低（DIBL）：强烈影响模拟/射频性能。FinFET 在 5 nm 节点 DIBL 一般大于 50 mV/V，而纳米线 DIBL 可控制在 30 mV/V 内，大幅改善输出电导，利于维持增益和线性度。

• 开关比（I_on/I_off）：高性能逻辑要求 I_on 在 Vdd=0.7V 时 > 1 mA/μm（归一化至有效沟道宽度），I_off < 10 nA/μm，I_on/I_off > 10⁶。已有报道 InGaAs 纳米线 FET 实现超过 10⁸ 的开关比（得益于极低的本征泄漏），但实际量产硅纳米片目前主要在 10⁶-10⁷ 量级，满足大规模数字电路需求。

• 沟道直径/宽度与堆叠层数：典型硅纳米线直径 5-20 nm，纳米片厚度约 5-6 nm，宽度 15-50 nm，垂直堆叠层数以 3-4 层为早期节点，未来可增加至 5-6 层以提升总驱动。三星 3GAE 的 MBCFET 采用 3 层纳米片堆叠，电流驱动较 5nm FinFET 提升约 30%（据三星官方发布）。

• 跨导（g_m）与单位面积电流：纳米线归一化跨导优于 FinFET，主要因栅控效率更高。但单根纳米线横截面积太小，总驱动有限。引入宽纳米片及多层堆叠后，有效沟道宽度成倍增大，单片等效宽度可超越 FinFET，达成同面积下更高的 Idsat。

• 寄生电容与截止频率（f_T）：由于栅极杂散电容较高，纳米线/纳米片晶体管的交流速度优势会受到部分抵消。合理优化后，f_T 可达 300-400 GHz（对应 12 nm 栅长），较同代 FinFET 有约 15-20% 提升，但 f_max 受栅阻和寄生影响需较多优化。

• 阈值电压（V_th）失配与变异：工艺波动如线宽粗糙度（LWR）、金属功函数变异以及随机离散掺杂物（对于无掺杂沟道可大幅减少）是变异主因。纳米线采用全耗尽无掺杂或轻掺杂沟道，有利于降低随机掺杂物波动，Pelgrom 系数（A_Vt）有望比 FinFET 低 20-30%，这对 SRAM 最小工作电压影响深远。

综合上述参数，纳米线/纳米片架构在功耗、性能和面积（PPA）维度相对于 FinFET 实现了一次非连续的结构性跃迁，但补偿寄生效应和提升工艺均匀性是释放其全部潜力的前提条件。

9. 衍生结构：纳米片晶体管、互补 FET 与叉式片架构

在纳米线概念奠基后，产业界又迅速衍生出多种具有更强工程适应性的器件形态，其中最核心的主线是纳米片晶体管，并进一步向互补 FET 和叉式片进化。

纳米片晶体管（Nanosheet FET） 就是将纳米线的圆形或准圆形截面“压扁”为较宽的矩形薄片，保持厚度在 5-6 nm 的量子限制范围内，而宽度则扩展至 20-50 nm，甚至更宽。这种形态保留了全包围栅极的全部静电控制优势，但大幅增加了单层有效沟道宽度，从而在相同堆叠层数下提供更高驱动电流。另一方面，矩形截面易于通过外延和刻蚀实现平坦的界面，粗糙度和厚度均匀性优于圆柱形，制造良率显著提高。目前业界已达成共识，3 nm 及以下节点所谓“GAA”，实际形态即为纳米片，而非严格意义上的圆形纳米线。

互补 FET（Complementary FET, CFET） 是一种更激进的三维集成架构，它将 NMOS 和 PMOS 纳米片在不同高度上垂直堆叠，共用同一栅极或者使用独立背栅控制。CFET 在面积微缩上具备革命性优势，可将标准反相器的面积减小近一半，或者进一步增大有效沟道宽度来换取极致性能。英特尔在 IEDM 2019/2020 等顶级会议披露了基于纳米片的 CFET 原型，台积电也在 2023 年研讨会上展示了相关研究。CFET 带来了巨大的工艺复杂度：需要多次外延、多层选择性刻蚀以及极其复杂的垂直互联，但产业界普遍认为它是 2030 年前后 1 nm 量级节点的重量级备选技术。

叉式片晶体管（Forksheet FET） 是 imec 于 2020 年左右提出的一种折衷结构，旨在进一步压缩 NMOS 和 PMOS 间的距离。它在 NMOS 和 PMOS 之间引入介电绝缘隔墙（dielectric wall），使得两种极性的纳米片可以仅间隔十几纳米，无需传统双阱隔离。这在保持全包围栅优势的同时，显著减少标准单元面积和寄生电容，兼顾了驱动和密度。尽管该结构的全面产业化仍需解决介质墙缺陷和双侧金属填充均一性问题，但它为 2 nm 以下节点提供了除 CFET 以外的另一种密集化路径。

这些衍生形态反映了后纳米线时代的核心设计哲学：器件架构从单一尺寸缩微转向三维堆叠与异构集成，并搭配 DTCO（设计-技术协同优化）以实现系统级 PPA 的最优。

10. 产业化里程碑与三大巨头技术路线图

纳米线/纳米片晶体管从实验室到生产线的跨越，是全球三大尖端逻辑芯片制造商“军备竞赛”的核心战场，其路线图差异体现了各自的技术积累和商业策略。

三星：三星在 GAA 的量产进程中最具冒险精神。2022 年 6 月，三星宣布其 3 nm 节点（命名为 3GAE，Gate-All-Around Early）基于 MBCFET（多桥沟道 FET）技术实现全球首创 GAA 晶体管风险量产，首代采用 3 层纳米片堆叠，据称相较于 5 nm FinFET 性能提升约 23%，功耗降低约 45%，面积缩小 16%。2023 年后续推出 3GAP 增强版，进一步优化纳米片厚度和功函数。三星的“赌博”虽在初期遭遇良率挑战，但已成功将旗下 Exynos 及部分客户芯片推向流片，抢占了舆论和技术高点的先机。

台积电：台积电素以稳健著称，在 FinFET 世代依靠对良率和电容的极致掌握建立了统治级市占率。在 3 nm 节点（N3），台积电仍沿用进一步优化的 FinFlex 鳍式结构，并未急于转入 GAA。根据公开路线图，台积电计划在 2 nm 节点（N2）才正式切换到纳米片架构，预计 2025 年实现量产。台积电的纳米片将在 N2 节点结合背面供电网络和 DTCO 综合技术包，旨在实现全节点跨越。这一保守路线使其在 3 nm 时间段依靠成熟 FinFET 继续巩固客户，而在 2 nm 后发制人。

英特尔：英特尔在 10 nm 节点遭遇多年难产后，其制程路线图进行了重大调整。在获得代工客户信任的 IDM 2.0 战略下，英特尔公开了清晰的四年五节点规划：Intel 7（原 10nm 增强）、Intel 4（对标 7 nm）、Intel 3（对标 5 nm/3 nm）仍属 FIN 架构，但 2024 年的 Intel 20A 节点将首次引入 RibbonFET（即纳米片 GAA）与 PowerVia 背面供电两大突破性技术，随后 2025 年发展到 Intel 18A。RibbonFET 据称采用不同于三星的纳米带结构，侧重提高多层有效宽度和优化寄生电容。英特尔还宣称已掌握 CFET 制造核心工艺并计划搭载于未来更先进节点。若 20A/18A 顺利上市，英特尔有望重获制程领导力。

三大巨头之外，日本 Rapidus 联合 IBM 也瞄准 2 nm 纳米片技术，试图在 2027 年左右量产，将加剧全球先进制程竞赛。上述路线图清楚显示，2024-2026 年是纳米片 GAA 从早期量产到高良率成熟的转换期，届时全球将全面告别纯 FinFET 节点，推动 IP 生态、EDA 工具和制造能力深度重塑。

11. 对半导体设备与材料供应链的重构效应

GAA 纳米线/纳米片技术并非一次简单的工艺插入，而是从根本上改变了前道制造设备和材料的价值分布，整个供应链正经历一轮结构性洗牌。

沉积设备：纳米片的关键——超晶格外延（Si/SiGe 多层），极度依赖先进的选择性外延设备。这一领域由应用材料（AMAT）和泛林半导体（Lam Research）主导，东京电子（TEL）也参与角逐。SiGe 外延的锗组分控制、陡变界面以及超低缺陷率要求极高，设备单价和工艺服务价值大幅攀升。原子层沉积 ALD 设备是另一切实增长点，用于高-k 介质和栅极金属的保形沉积，新的热 ALD 和等离子增强 ALD 需求激增。

刻蚀与选择性去除：原子层刻蚀（ALE）和高选择性湿法刻蚀工具是纳米线释放的核心武器。由于需要以接近 100:1 甚至更高的选择比去除 SiGe 牺牲层而不损伤硅沟道，定向或各向同性干法刻蚀面临严峻挑战，而受控湿法蚀刻与超临界干燥配合成为防止悬浮纳米片粘合（stiction）的关键。Screen、SCREEN 及 TEL 等在湿法工艺上占优的日本厂商收益显著。

量测与检测：一旦纳米线进入悬浮状态，传统电子束检测和光学散射手段由于难以穿透三维内部，缺陷捕获难度极大。由此催生对高分辨率明场/暗场检测、CD-SEM 三维建模以及非破坏性散射计量等高端量测设备的旺盛需求，KLA、Onto Innovation 等在 FinFET 时代积累的优势进一步延伸，但技术门槛更高。

材料侧：前驱体（如锗烷、二氯硅烷、三甲基铟等）需求提升，尤其对于高纯 SiGe 和 III-V 材料前驱体。高-k 介质前驱体（铪、锆的有机金属化合物）持续放量。同时，金属栅所需的高纯度 Ti、Ta、W 靶材及 ALD 前驱体用量扩大。

晶圆制造厂运营：由于工艺步骤增加（尤其外延和选择刻蚀新增数十步），单晶圆通过时间延长，洁净室面积和能源消耗上升。工厂自动化与先进过程控制（APC）体系需整合更多实时传感和反馈系统。

可以说，纳米线/纳米片技术创造了总计上百亿美元增量的设备和材料市场，也正在重塑全球半导体设备供应商的市场份额排序。那些在该技术节点掌握核心零组件和工艺配方的企业，将赢得未来五到十年的竞争主导权。

12. 应用动力：高性能计算、AI 加速与移动端芯片

驱动纳米线/纳米片晶体管发展的根本拉力来自需求端对新计算范式的无限渴求。其在工艺上的突破，最先反映在以下三大应用领域。

高性能计算与数据中心：以 CPU、GPU、DPU 及定制 AI 加速器（如 Google TPU、AWS Trainium）为代表的高端计算芯片面积动辄超过 500 mm²，功耗高达数百瓦。纳米片 GAA 通过 Vdd 缩放和更高密度逻辑，可令同等性能下感知功耗大幅下降，空间散热压力得到缓解，或者在同功耗下堆叠更多核心。特别是在 3D V-Cache 或先进封装（如 EMIB、CoWoS）中，底层逻辑芯片的功耗密度和热瓶颈常成为性能上限，GAA 器件驱动能力与效率兼备成为突破关键。

AI 训练与推理：大模型时代，Transformer 等架构对矩阵乘法单元（Systolic Array）和片上 SRAM 容量提出爆炸式需求。纳米线/纳米片带来的 SRAM 单元面积缩小（得益于更优的匹配和更低的 Vmin）可支撑更大容量的片上缓存，减少对高能耗片外内存的依赖。同时，CFET 等衍生结构可将大量乘加运算单元的面积减半，进一步提高 AI 芯片的规模经济性。从训练侧看，能效每翻倍一次，数据中心的建设和运营成本便能压低一个等级，因此这一代制程的成败直接与 AI 产业革命深度绑定。

移动端与可穿戴设备：智能手机应用处理器（AP）和 5G 基带是功耗敏感型场景的极致代表。FinFET 向 GAA 切换可令轻负载下的漏电显著降低，从而延长设备待机时间；而峰值性能下，同样功耗能够驱动更高频率，支撑高帧率游戏和实时影像处理。特别值得关注的是，移动端 AI 推理（如手机端大语言模型）对 AI 引擎能效要求极高，GAA 技术作为底层基础设施将加速生成式 AI 在边缘终端的落地。

此外，射频与混合信号方面，由于纳米线 f_T 和 f_max 的双提升及优异的噪声性能（低闪烁噪声），该架构在未来 6G 毫米波前端、数据转换器等高性能模拟电路中同样具有应用潜力，虽然需要解决自加热和寄生等挑战。

13. 技术瓶颈与工程挑战：良率、散热及设计复杂性

尽管前景广阔，纳米线/纳米片大规模量产和普及之路并非坦途，若干重大工程瓶颈至今仍需产业界持续攻克。

工艺变异与良率：悬浮纳米片对表面粗糙度、厚度偏差和残余应力极度敏感。当沟道厚度仅 5 nm 时，一个原子层的厚度偏差（约0.5 nm）就能造成显著的阈值电压漂移。加之 EUV 曝光和刻蚀产生的随机线宽变化，多片之间的电流匹配性可能较差，进而拖累 SRAM 和逻辑单元的产量。三星 3GAE 的量产良率在 2023 年一时陷于低谷，反映出 GAA 良率爬坡的传统模式已不再轻车熟路。

悬浮结构机械稳定性与粘合问题：在清洗和干燥过程中，表面张力极易使悬浮的纳米片彼此粘连或与衬底塌陷，形成不可恢复的缺陷。解决该问题需要组合超临界 CO₂ 干燥、低表面张力清洗液以及巧妙的结构加固设计（如保留一些临时支撑点并在后序去除），工艺流程相当脆弱。

自加热效应：晶体管持续微缩后，散热面积急剧缩小，沟道电流产生的焦耳热难以通过薄氧化层和低热导率材料导出，导致器件局部温度瞬间攀升数十至上百摄氏度，即“自加热效应”。在纳米片堆叠的多层结构中，中间层散热路径被上下材料阻挡，自加热更为严重，引发载流子迁移率下降和可靠性劣化。英特尔等厂商正在研究引入导热性更好的内部填充材料和背面金属散热层来缓解。

电容与频响退化：全包围结构带来的交叠电容增大不是简单可逆的，若在工艺集成中未加严控，最终电路层次的功耗和延迟总收益可能被吞噬。DTCO 设计流程必须从标准单元级就准确提取复杂三维寄生网表，对 EDA 工具的场解算精度提出空前要求。

设计和 IP 移植：从 FinFET 迁移到纳米片，不仅需要全新标准单元库、内存编译器和 I/O 库，还要重画 SRAM 位单元并验证噪声容限。大面积的 IP 重新设计和硅验证是一项耗时逾年、耗费数十亿美元的庞大工程，因此无晶圆设计公司和晶圆厂须提前数年协同。

这些挑战彼此交织，意味着 GAA 的普及将是一个渐进而非跃进的过程。成功者，将是那些能在设备、工艺、IP 和系统架构间实现最优联动的垂直整合强者。

14. 竞争格局与地缘技术博弈

纳米线/纳米片架构的技术主导权之争，已经溢出单纯的企业商业竞争，融入了深刻的地缘战略性博弈。美国、韩国、中国台湾、日本和欧洲均将 GAA 视为振兴或捍卫自身半导体产业高地的最关键支点。

美国通过《芯片与科学法案》向英特尔提供巨额补贴，明确用于支持 Intel 20A/18A 等 GAA 节点的研发和制造设施。美国还在先进设备出口管制中，将 GAA 工艺设备（如专用于环绕栅极结构的刻蚀和沉积）纳入管控清单，试图延缓中国获得该能力。韩国三星虽暂时在量产节奏上领先，但因良率与客户采纳度未达预期，正承受来自董事和投资者的巨大压力，但其长期投入的决心未变，并依托韩国政府 K-Fab 计划维持设备和技术生态。中国台湾的台积电凭借整个生态链的深度协同，在 FinFET 节点将延迟至 2 nm 引入 GAA，试图一步到位解决功耗-性能平衡，同时借助超大封装和3D Fabric等系统整合技术实现差异化防御。日本 Rapidus 的新兴崛起则是日本重回尖端逻辑制造的一次豪赌，借助 IBM 2 nm 技术联盟和日本在材料、精密设备上的传统优势，将以 GAA 为抓手挑战既有格局。中国大陆受制于设备禁运，目前 14 nm 以下量产均迟滞，但在纳米线/纳米片相关的基础研究（如中科院微电子所、复旦大学、北京大学等）层面持续产出高水平论文，积极培养人才，期望在相关设备和材料自主化后实现跳跃式追赶。

从竞争本质看，GAA 代际更替打破了 FinFET 时代沉积的优势固化，为行业带来一轮权力结构重塑的窗口。未来两三年内，谁能在纳米片的良率、成本和功耗基准战中胜出，谁就可能定义下一世代半导体产业的利润地理。

15. 未来展望与结论：走向1纳米及更远

纳米线晶体管及其衍生结构已不再是遥远的未来技术，而是正在发生的现在。从 3 nm 的早期探索到 2 nm 的主流坚守，再到 1 nm 时代可能启用的 CFET，我们看到的是一条清晰的三维集成与异构融合主线。随着沟道材料从纯硅走向 SiGe/Ge 乃至 III-V 异质集成，晶体管内部的复杂度和界面工程精度将达到原子级极限。将来的逻辑芯片，或许不再单独以“栅极长度”或“技术节点”这类代称简单衡量，而要用系统能效、功耗密度和三维堆叠效率等综合指标来评判。

在更长远的时间尺上，若二维材料（如过渡金属硫族化合物）和碳纳米管能够突破晶圆级制备和接触瓶颈，它们可能和硅基纳米片形成互补或替代。但在 2035 年前，几乎任何一种创新型数字逻辑都难以全面撼动硅基 CMOS 的根基，而纳米线/纳米片架构正是硅基 CMOS 向极致微缩挺进的最后篇章中最绚烂的一笔。

对于决策者、投资者和技术参与者而言，清晰把握纳米线晶体管的物理极限、工艺窗口和产业推进节奏，是穿透半导体行业迷雾、探明下一个价值增长源的关键锁钥。在这场沉默而激烈的架构颠覆中，那些能率先将物理边界发挥到极限、并将制造良率和设计生态做到极致的企业，将如同 FinFET 时代的成功者一样，再次站上半导体之巅，重塑全球计算的底层基因。而纳米线晶体管这个概念本身，也注定将不仅仅是一个器件名称，而是一个时代的技术图腾。