奈米線電晶體

1. 執行摘要：後 FinFET 時代的電晶體架構革命

全球半導體產業正站在一個歷史性轉折點。在經歷了平面電晶體、應變矽和 FinFET（鰭式場效應電晶體）三個重大器件架構世代之後，當製程工藝向 3 nm 及以下節點持續推進時，傳統 FinFET 在柵極靜電控制、漏電流抑制和器件一致性方面正遭遇根本性的物理極限。奈米線電晶體，作為環繞柵極場效應電晶體（Gate-All-Around FET, GAA FET）範疇中最具前瞻性的形態，被廣泛認為將是延續摩爾定律、定義未來十年計算能力邊界的關鍵技術底座。本報告以行業技術分析師視角，從物理原理、材料體系、製備工藝、關鍵引數、產業化路線圖和競爭格局等維度，對奈米線電晶體進行系統性深度剖析。核心結論如下：第一，奈米線架構通過全包圍柵極實現近乎理想的溝道靜電控制，能夠將亞閾值擺幅推向室溫物理極限（60 mV/dec），這使得工作電壓（Vdd）可大幅降低至 0.5 V 以下，從而帶來功耗的階躍式下降。第二，由於單根奈米線驅動電流有限，產業界已在奈米線概念上衍生出奈米片（Nanosheet）及叉式片（Forksheet）等變體，通過增大有效溝道寬度兼顧控制力與驅動能力，成為 3 nm/2 nm 節點的實際落地形態。第三，從產業鏈視角看，奈米線/奈米片時代的到來將引發前道裝置、高-k/金屬柵材料、外延與選擇性刻蝕等環節的深度重構，對原有 FinFET 時代的裝置存量和技術積累構成顛覆性衝擊。預計 2025 至 2030 年，基於該架構的高效能運算晶片、AI 訓練/推論加速器以及低功耗移動 SoC 將全面滲透，支撐起超過千億美元規模的尖端邏輯晶片市場。在下文中，我們將逐層展開這一架構的全景圖，以期為技術決策者、投資機構和產業觀察者提供一幅兼具深度與廣度的參考座標系。

2. 產業背景與 FinFET 微縮極限的物理根源

要理解奈米線電晶體的戰略必然性，必須回到摩爾定律演進的主線上來。自 2011 年英特爾在 22 nm 節點首次將 FinFET 商用化以來，三維鰭式結構統治了從 14 nm 到 5 nm 長達十餘年的技術世代，台積電、三星、英特爾三大巨頭均以此為基礎建置了龐大的產品家族和 IP 生態。FinFET 成功的關鍵在於將溝道豎立起來，使柵極得以從頂面和兩個側面三個方向控制溝道，有效緩解了平面器件在 20 nm 以下出現的嚴重短溝道效應（Short Channel Effects, SCE）——尤其是漏極誘導勢壘降低（DIBL）和亞閾值斜率退化。隨著工藝進一步微縮到 5 nm 乃至 3 nm，FinFET 的鰭片高度達到物理極限（受限於深寬比刻蝕和機械穩定性），鰭片寬度也需要不斷減小以維持柵極控制，但過窄的鰭片會導致量子限制效應使閾值電壓離散並降低載流子遷移率，同時鰭片頂部的三柵結構的靜電完整性已不足以壓制源漏之間的漏電流。SISPAD（半導體工藝與器件模擬國際會議）2019-2022 年間的一系列模擬資料清晰表明：當柵極長度縮至 12 nm 以下，FinFET 的 DIBL 數值迅速惡化至 80 mV/V 以上，難以滿足高效能邏輯器件低於 50 mV/V 的要求，亞閾值擺幅（SS）也普遍停留在 70-80 mV/dec 範圍，意味著器件無法在亞閾值區實現陡峭的開關轉換，造成巨大的靜態功耗。與此同時，由於鰭片寬度存在工藝波動（通常 1-2 nm 的線寬粗糙度），多鰭器件之間的閾值電壓失配變得愈發顯著，SRAM 良率和 Vmin 受到直接威脅。在上述物理和工程雙重約束下，產業界在 2017 年前後達成了高度共識：FinFET 在 3 nm 節點將觸及效能密度和能效比的天花板，必須轉向柵極全包圍的 GAA 架構，讓溝道材料被金屬柵極從四面八方完全包裹，以最大化靜電控制能力。而將溝道進一步縮小到一根根獨立懸浮的奈米線，則成為該次世代架構中最純粹、最理想化的形態。

3. 奈米線電晶體的定義、分類與核心特徵

奈米線電晶體是指以直徑處於奈米尺度（典型 5 nm 至 30 nm）的半導體一維線狀晶體作為導電溝道的場效應電晶體。其最突出的幾何特徵在於，金屬柵極完全環繞半導體奈米線，形成全包圍柵極結構。依據奈米線在晶圓平面的取向與整合方式，可將其分為兩大類：

• 水平奈米線（Lateral Nanowire）：奈米線平行於襯底表面排布，源漏分別位於兩端。該結構可通過選擇性刻蝕犧牲層形成懸浮溝道，再覆蓋高-k 柵介質和金屬柵進行全包圍，幾乎完全相容主流 CMOS 平面製造流程，是當前最具量產可行性的方案。三星的 MBCFET（Multi-Bridge Channel FET，多橋溝道 FET）和英特爾的 RibbonFET 均基於水平奈米線/奈米片。

• 垂直奈米線（Vertical Nanowire）：奈米線垂直於襯底生長，源極在底部、漏極在頂部，柵極橫向包裹奈米線柱面。這種結構在理論上可將電晶體面積縮小到極致（4F² 級別單元面積），且垂直電流輸運可減少體區漏電，但受限於頂/底電極引出困難、柵極長度依賴精確垂直刻蝕以及與傳統 CMOS 版面配置佈線工具的不相容性，目前仍主要停留在研究階段，未進入主流邏輯產線。

從溝道載流子型別看，奈米線電晶體同樣分為 NMOS（電子）和 PMOS（空穴），而由於一維結構下的量子限制效應，矽奈米線在 PMOS 應用中的空穴遷移率下降問題較 NMOS 更為嚴峻，由此推動了渠道材料向鍺（Ge）或矽鍺（SiGe）的切換，此點後文將深入展開。

與 FinFET 相比，奈米線/奈米片架構展現出三個尤為突出的核心優勢。其一，卓越的靜電完整性：由於柵極對溝道的包裹角度由三面提升至四面，柵控能力顯著增強，等比例縮微時 SCE 得到根本遏制，亞閾值擺幅可貼近 60 mV/dec 的理論極限。其二，更靈活的設計空間：FinFET 的鰭片高度和寬度受單尺寸量化約束，而奈米線/奈米片的寬度和疊層數量（如 1-4 層奈米線垂直堆疊）可以在不損失控制力的前提下調節驅動電流，使設計端能夠在功耗和效能之間得到更細粒度的折衷。其三，導通電流密度提升：通過在一個標準單元內垂直堆疊多條奈米線或奈米片，有效溝道寬度大幅增加，單位面積的有效驅動電流能夠超越 FinFET，在相同直流能力下減少單元面積，直接提升邏輯密度。需要指出的是，業界已經普遍將“奈米線”與“奈米片”看做同一技術家族的連續譜：當導線的橫截面寬/厚比接近 1:1 時為奈米線，寬/厚比大於 2:1 甚至更高時稱為奈米片。後者在製造均勻性和驅動能力方面更具優勢，因而成為三大代工廠 3 nm 至 2 nm 的商用選擇，但兩者的物理本質和工藝模組高度重疊。

4. 物理機制：一維量子限制、彈道輸運與靜電控制

深入理解奈米線電晶體，必須從半導體一維結構的量子物理談起。當半導體材料的某一維度尺寸縮小到與費米波長或激子玻爾半徑相當的尺度時，載流子在對應方向上的運動將受到量子力學約束，形成分立的子能帶，態密度呈現顯著變化。在圓柱形矽奈米線中，電子和空穴的能譜由二維量子阱躍遷為一維子帶結構，態密度從三維的連續分佈轉化為一維的尖銳範霍夫奇點。這一變化的直接對映是：載流子有效遷移率可能發生變化。雖然表面散射和介面態會增加散射機率，但在一維理想條件下，聲子散射相空間被壓縮，輕/重空穴帶分裂可減少能帶間散射，使得在小直徑奈米線中部分載流子甚至可獲得優於體矽的遷移率，不過這在實驗中高度依賴於表面粗糙度和介面陷阱密度。

另一個關鍵物理現象是彈道輸運。當溝道長度縮小到與載流子平均自由程可比擬時（在室溫下，矽的電子平均自由程約 10-20 nm，鍺和 III-V 族材料可達 50 nm 或更高），載流子可以在無散射或僅發生少數次散射的情況下從源極渡越至漏極，接近所謂的彈道極限。彈道輸運條件下，器件電流不再單純由遷移率和溝道長度決定，而更多受限於源端注入速度以及量子接觸電阻。奈米線由於採用全包圍柵極，其載流子限制在中心區域，遠離表面懸掛鍵和粗糙介面（在最佳化介面質量的前提下），因此有利於實現準彈道輸運。相關實驗已揭示，亞 15 nm 柵長的 InGaAs 奈米線電晶體在低溫下能夠展現出明顯的彈道傳輸特徵，導通電流接近量子電導的整數倍。

靜電控制方面，柵極對溝道電勢的控制能力通常使用尺度長度（Scale Length, λ）來定量描述。對於單柵或多柵結構，λ 與柵氧化層厚度和溝道厚度相關。在圓柱全包圍柵極奈米線中，尺度長度可表示為近似形式 λ ~ √(ε_ch * t_ch^2 / (8 ε_ox) ) （簡化條件下），其中 t_ch 為奈米線直徑，ε 為介電常數。當柵極長度 Lg 大於 5-6 倍的 λ 時，器件能夠有效抑制短溝道效應。奈米線將 t_ch 縮小到 5-10 nm，同時採用高-k 介質，λ 不到 FinFET 的一半，使得 Lg 即使縮小到 10 nm 以下依然能保持優異的靜電控制。這解釋了為何奈米線電晶體能夠在不顯著增加關態漏電的前提下持續縮短柵極長度。

漏極誘導勢壘降低（DIBL）和亞閾值擺幅（SS）是衡量 SCE 的兩個核心指標。大量模擬和實驗資料顯示，高效能矽奈米線 GAA FET 的 DIBL 可控制在 30 mV/V 以內，遠優於同級 FinFET，而 SS 也穩定在 65-70 mV/dec。III-V 族奈米線電晶體因具有更高遷移率和更低有效質量，在近彈道區域 SS 已可降至 60-65 mV/dec，逼近熱力學極限（k_B T ln10 / q ≈ 60 mV/dec @300 K）。這些物理優勢共同構成了奈米線器件從根本上突破 FinFET 能效壁壘的基石。

5. 材料體系：從矽、鍺、矽鍺到 III-V 族化合物半導體

溝道材料的選擇直接決定了奈米線電晶體的電學效能、熱力學穩定性及製造成本，是技術路線的關鍵分水嶺。當前主流材料仍以矽（Si）為中心，但鍺（Ge）、矽鍺合金（SiGe）以及 III-V 族化合物（如 InGaAs、GaAs、InAs）都在特定應用場景中展現出不可替代的競爭力。

矽（Si）：矽仍是最成熟的半導體材料，其天然氧化層 SiO2 在歷史上曾為平面工藝提供了理想的鈍化和介面，但在奈米線 GAA 架構中，高-k/金屬柵堆疊全面替代氧化矽，矽的優勢轉向成本、晶圓級整合度和與現有 CMOS 工廠的無縫相容。矽奈米線製造可利用 SOI（絕緣體上矽）或體矽襯底通過自上而下的矽層釋放實現，缺陷控制經驗豐富。然而，矽的空穴遷移率遠低於電子，這導致 Si PMOS 在小尺寸奈米線中驅動電流不足，形成效能瓶頸，迫使工程師為 PMOS 引入 SiGe 溝道應變技術或直接切換至 Ge。

鍺（Ge）和矽鍺（SiGe）：Ge 擁有所有主流半導體中最高的體空穴遷移率（約 1900 cm²/V·s），是 PMOS 溝道的理想選擇。同時，Ge 的電子遷移率也相對較高，理論上可建置高效能 Ge CMOS。但在實際中，Ge 的氧化層（GeO）極不穩定，水溶性強且介面態密度極高，導致費米能級釘扎和嚴重的載流子散射，長期被視為致命缺陷。近年來，通過採用 Si 鈍化層和高質量原子層沉積（ALD）高-k 介質的組合，Ge 介面質量已取得突破性進展，實驗室已展示出亞閾值擺幅優異且開關比高達 10⁶ 以上的 Ge 奈米線 PMOS。SiGe 合金利用其中等禁頻寬度和可調的遷移率特性，結合 Si 帽層的表面鈍化，成為目前最具量產實戰價值的 PMOS 溝道。台積電和英特爾均將 SiGe 奈米片用於 PMOS 元件，利用 Si/SiGe 超晶格外延和後續選擇性刻蝕以實現多層溝道堆疊，這已成為 3 nm 以下節點的通用做法。

III-V 族化合物半導體：以 In₀.₅₃Ga₀.₄₇As、InAs、GaSb 為代表的 III-V 族材料電子遷移率極高（InGaAs 電子遷移率可達 10,000 cm²/V·s 以上），是建置極高頻率、極低功耗 NMOS 的夢幻材料。研究表明，基於 InGaAs 奈米線的 GAA FET 可在極低工作電壓（<0.5 V）下實現超過 3 mA/μm 的驅動電流，超越同等尺寸矽器件。然而，III-V 族材料的致命弱點在於工藝整合難度：其晶格常數與矽嚴重失配，直接異質外延會產生高密度位錯；此外，III-V 半導體缺乏穩定的本徵氧化物，表面態密不可忽視；Fab 汙染控制也是重大挑戰，因為 Au 等深能級雜質將嚴重損害矽工藝。目前 III-V 奈米線主要採用 VLS（氣-液-固）生長或模板輔助選區外延，在晶圓級整合和良率方面仍與矽主流路線存在差距，因此預計其首先會在射頻、毫米波和特定高效能運算加速器領域實現小規模突破，而非大規模通用 CMOS。

此外，二維材料（如 MoS₂、WS₂）在奈米尺度厚度的原子級控制方面具有理論優勢，但大面積均勻沉積和低接觸電阻等問題仍未解決，尚處基礎研究階段，本報告不作重點展開。綜合來看，矽 NMOS + SiGe PMOS 的異質溝道組合，藉助多重奈米片堆疊，是目前以及可預見的未來商業化奈米線電晶體的主線技術路徑。

6. 奈米線製造技術：自下而上生長與自上而下刻蝕的博弈

奈米線的製備是整個器件實現的核心，其方法學可劃分為兩大流派：自下而上的生長法，以及自上而下的光刻-刻蝕修整法。兩者在晶體質量、定位精度、可擴充套件性和產線相容性上各有利弊，產業發展路徑清晰地偏向了後者，但前者的基礎研究成果仍深刻影響著材料科學進步。

自下而上法——氣-液-固生長（VLS）與選區外延：VLS 法使用金、鎳等金屬奈米顆粒作為催化劑，在化學氣相沉積（CVD）過程中前驅氣體分解，半導體原子在金屬-半導體共晶液滴中過飽和析出，實現一維單晶生長。該方法可製備出幾乎無位錯、高結晶完整度的奈米線，且可通過異質結構調變生長軸向或徑向異質結。但 VLS 法存在致命弱點：奈米線隨機生長，需經過超聲分散、介電泳排布或模板化沉積等後續步驟定位和轉移，週期長、均勻性差，嚴重不符合晶圓級高精度製造的要求。且金屬催化劑的殘留（特別是金）會對矽器件造成深能級汙染。近年來發展的選區外延（Selective Area Epitaxy, SAE）通過在介電掩膜上開視窗，直接在矽或 SOI 襯底上定位外延生長 III-V 或 SiGe 奈米線，能夠實現縱向和橫向同時排布，但依然受限於生長溫度和晶格失配問題。

自上而下法——光刻與刻蝕修整：該路徑完全嵌入 CMOS 前後道流程：首先採用極紫外光刻（EUV）或 193 nm 浸沒式光刻結合多重圖案化定義精細線條，再通過反應離子刻蝕（RIE）在矽/矽鍺疊層中刻出初始鰭或脊結構，最後利用選擇性溼法或幹法刻蝕將犧牲層（一般為高濃度 SiGe 或純 Ge）去除，釋放出懸浮的矽奈米線/奈米片。這條路線無需轉移和排布，直接與核心產線相容，滿足奈米級對準和百萬億量級電晶體的整合度要求。但挑戰在於線寬均一性、線邊粗糙度（LER）和表面損傷的控制。當奈米線直徑縮至 5-8 nm 時，不到 1 nm 的 LER 就足以引起顯著的閾值電壓波動和跨導退化，因此需要結合氫退火等表面平滑工藝。目前三星的 MBCFET、英特爾的 RibbonFET 以及台積電的奈米片 N2 方案，全部採用基於超晶格疊層外延和選擇性刻蝕的自上而下路線，證明該路線在商業化量產中勝出。

此外，選擇性原子層刻蝕（ALE）和溼法各向異性腐蝕是實現奈米線釋放和直徑精控的關鍵技術。通過迴圈化學吸附/活化步驟，ALE 可實現埃級精度的材料去除，將矽/矽鍺疊層選擇性刻蝕出均勻懸浮間隙，從而為後續 ALD 高-k 介質和金屬柵填充提供規整的包裹空間。

7. 關鍵工藝模組與器件整合流程

在奈米線/奈米片電晶體製造中，除了奈米線本身的形成，幾大工藝模組對最終器件效能起著決定性作用：高-k 柵介質沉積、金屬柵填充、源漏外延與接觸工程，以及同質整合中寄生電容的抑制。

高-k 柵介質與原子層沉積（ALD）：由於奈米線懸浮結構的形貌極度複雜，必須採用原子層沉積技術實現完全保形、無針孔的亞 nm 級高-k 介質層，常用材料包括 HfO₂、ZrO₂，或以 Al₂O₃ 為中間層建置疊層（HfO₂/Al₂O₃）。ALD 的自限制表面化學反應可保證在圓柱狀、內部凹陷等曲面上的均勻包覆。介面最佳化步驟需精心設計：在沉積前使用 RCA 清洗和/或氫氟酸終端，接著形成約 0.5-1 nm 的化學氧化層（或通過等離子體氮化引入 SiN）作為緩衝鈍化層，以降低介面態密度（Dit）至 10¹¹ cm⁻²eV⁻¹ 量級。對 Ge 或 SiGe 溝道，這一介面工程尤其棘手，通常需澱積超薄 Si 帽層來限制 Ge 的擴散並穩定介面。

金屬柵與功函式工程：全包圍結構要求金屬柵極完全填充懸浮奈米線之間的狹窄縫隙，這對物理氣相沉積（PVD）和 ALD 金屬填充能力提出了極高要求。TiN、TaN 等氮化物常用作功函式金屬，通過調整其厚度和成分實現 NMOS 和 PMOS 的閾值電壓控制。在極小尺寸下，功函式金屬厚度佔據柵極間隙的大部分，因此奈米片層間距（即懸浮間隙高度）的設計必須在靜電控制與金屬填充視窗之間折衷。

源漏外延與接觸電阻最佳化：奈米線兩端必須與源漏區形成低阻歐姆接觸，通常採用選擇性外延在暴露的奈米線端部生長摻雜 Si 或 SiGe，形成抬升源漏結構，再通過鎳、鈷、鈦等的矽化物化降低接觸電阻。對於直徑小於 10 nm 的奈米線，接觸電阻極難降低至 10⁻⁸ Ω·cm² 以下，已成為限制整體效能的關鍵因子。金屬-半導體費米能級釘扎效應需通過接觸介面摻雜雪崩或插入超薄介面層（如 TiO₂）予以緩解。

電容與寄生管理：全包圍柵結構雖然提高了靜電控制，但也帶來了柵-源、柵-漏交疊電容顯著增大。為降低寄生電容，需要開發低-k 間隔側牆和內部空氣間隙隔離技術。此外，採用自對準接觸工藝，結合選擇性介電刻蝕，可以儘量縮窄交疊區域。在多片堆疊設計中，頂部和底部奈米片的寄生電容不對稱性也需要通過演算法最佳化佈線和版圖設計來補償。

整合流程概覽大致如下：外延生長 Si/SiGe 超晶格（交替數十層）→ 淺溝槽隔離(STI) → 鰭結構刻蝕→ 犧牲層（SiGe）選擇性去除 → 懸浮矽奈米片/奈米線形成 → 表面清洗與介面鈍化 → ALD 高-k 沉積 → 金屬柵功函式層沉積與刻蝕 → 柵極填充金屬(CVD W 或 Co) → 柵極蓋層與平坦化 → 源漏開窗與外延 → 矽化物接觸 → 後端銅互聯。整個流程在傳統 HKMG FinFET 生產線基礎上新增了超晶格外延和犧牲層選擇性刻蝕兩道核心超高難度模組，並對 ALD 和 ALE 裝置提出極高要求。

8. 器件效能引數體系與基準對標

評估奈米線電晶體的技術水準，需要一套嚴密的引數標尺。以下從直流、交流和均一性三個維度梳理最重要的關鍵效能指標（KPI），並對照 FinFET 進行基準對比。

• 柵極長度（Lg）與物理/有效溝道長度：量產級奈米線/奈米片的物理柵極長度已推進至 12 nm（三星 3GAE），並向 10 nm 以下探索。有效溝道長度因源漏擴散而略短，需要依靠工藝模擬和 Id-Vg 曲線提取。較短柵長雖可以提高跨導和速度，卻會加劇本徵洩漏，必須在 SS 可接受範圍內精確定義。

• 亞閾值擺幅（SS）：是衡量器件開關陡度的第一指標。如前文所述，實驗室矽奈米線 SS 已低至 65-70 mV/dec，III-V 奈米線甚至逼近 60 mV/dec。相比同節點 FinFET 典型 75-85 mV/dec，奈米線約有 10-15% 的改進，這等價於在給定關態電流下工作電壓可降低約 0.1 V，從而帶來動態功耗的大比例下降（功耗 ∝ Vdd²）。

• 漏極誘導勢壘降低（DIBL）：強烈影響模擬/射頻效能。FinFET 在 5 nm 節點 DIBL 一般大於 50 mV/V，而奈米線 DIBL 可控制在 30 mV/V 內，大幅改善輸出電導，利於維持增益和線性度。

• 開關比（I_on/I_off）：高效能邏輯要求 I_on 在 Vdd=0.7V 時 > 1 mA/μm（歸一化至有效溝道寬度），I_off < 10 nA/μm，I_on/I_off > 10⁶。已有報道 InGaAs 奈米線 FET 實現超過 10⁸ 的開關比（得益於極低的本徵洩漏），但實際量產矽奈米片目前主要在 10⁶-10⁷ 量級，滿足大規模數位電路需求。

• 溝道直徑/寬度與堆疊層數：典型矽奈米線直徑 5-20 nm，奈米片厚度約 5-6 nm，寬度 15-50 nm，垂直堆疊層數以 3-4 層為早期節點，未來可增加至 5-6 層以提升總驅動。三星 3GAE 的 MBCFET 採用 3 層奈米片堆疊，電流驅動較 5nm FinFET 提升約 30%（據三星官方釋出）。

• 跨導（g_m）與單位面積電流：奈米線歸一化跨導優於 FinFET，主要因柵控效率更高。但單根奈米線橫截面積太小，總驅動有限。引入寬奈米片及多層堆疊後，有效溝道寬度成倍增大，單片等效寬度可超越 FinFET，達成同面積下更高的 Idsat。

• 寄生電容與截止頻率（f_T）：由於柵極雜散電容較高，奈米線/奈米片電晶體的交流速度優勢會受到部分抵消。合理最佳化後，f_T 可達 300-400 GHz（對應 12 nm 柵長），較同代 FinFET 有約 15-20% 提升，但 f_max 受柵阻和寄生影響需較多最佳化。

• 閾值電壓（V_th）失配與變異：工藝波動如線寬粗糙度（LWR）、金屬功函式變異以及隨機離散摻雜物（對於無摻雜溝道可大幅減少）是變異主因。奈米線採用全耗盡無摻雜或輕摻雜溝道，有利於降低隨機摻雜物波動，Pelgrom 係數（A_Vt）有望比 FinFET 低 20-30%，這對 SRAM 最小工作電壓影響深遠。

綜合上述引數，奈米線/奈米片架構在功耗、效能和麵積（PPA）維度相對於 FinFET 實現了一次非連續的結構性躍遷，但補償寄生效應和提升工藝均勻性是釋放其全部潛力的前提條件。

9. 衍生結構：奈米片電晶體、互補 FET 與叉式片架構

在奈米線概念奠基後，產業界又迅速衍生出多種具有更強工程適應性的器件形態，其中最核心的主線是奈米片電晶體，並進一步向互補 FET 和叉式片進化。

奈米片電晶體（Nanosheet FET） 就是將奈米線的圓形或準圓形截面“壓扁”為較寬的矩形薄片，保持厚度在 5-6 nm 的量子限制範圍內，而寬度則擴充套件至 20-50 nm，甚至更寬。這種形態保留了全包圍柵極的全部靜電控制優勢，但大幅增加了單層有效溝道寬度，從而在相同堆疊層數下提供更高驅動電流。另一方面，矩形截面易於通過外延和刻蝕實現平坦的介面，粗糙度和厚度均勻性優於圓柱形，製造良率顯著提高。目前業界已達成共識，3 nm 及以下節點所謂“GAA”，實際形態即為奈米片，而非嚴格意義上的圓形奈米線。

互補 FET（Complementary FET, CFET） 是一種更激進的三維整合架構，它將 NMOS 和 PMOS 奈米片在不同高度上垂直堆疊，共用同一柵極或者使用獨立背柵控制。CFET 在面積微縮上具備革命性優勢，可將標準反相器的面積減小近一半，或者進一步增大有效溝道寬度來換取極致效能。英特爾在 IEDM 2019/2020 等頂級會議揭露了基於奈米片的 CFET 原型，台積電也在 2023 年研討會上展示了相關研究。CFET 帶來了巨大的工藝複雜度：需要多次外延、多層選擇性刻蝕以及極其複雜的垂直互聯，但產業界普遍認為它是 2030 年前後 1 nm 量級節點的重量級備選技術。

叉式片電晶體（Forksheet FET） 是 imec 於 2020 年左右提出的一種折衷結構，旨在進一步壓縮 NMOS 和 PMOS 間的距離。它在 NMOS 和 PMOS 之間引入介電絕緣隔牆（dielectric wall），使得兩種極性的奈米片可以僅間隔十幾奈米，無需傳統雙阱隔離。這在保持全包圍柵優勢的同時，顯著減少標準單元面積和寄生電容，兼顧了驅動和密度。儘管該結構的全面產業化仍需解決介質牆缺陷和雙側金屬填充均一性問題，但它為 2 nm 以下節點提供了除 CFET 以外的另一種密集化路徑。

這些衍生形態反映了後奈米線時代的核心設計哲學：器件架構從單一尺寸縮微轉向三維堆疊與異構整合，並搭配 DTCO（設計-技術協同最佳化）以實現系統級 PPA 的最優。

10. 產業化里程碑與三大巨頭技術路線圖

奈米線/奈米片電晶體從實驗室到生產線的跨越，是全球三大尖端邏輯晶片製造商“軍備競賽”的核心戰場，其路線圖差異體現了各自的技術積累和商業策略。

三星：三星在 GAA 的量產程序中最具冒險精神。2022 年 6 月，三星宣佈其 3 nm 節點（命名為 3GAE，Gate-All-Around Early）基於 MBCFET（多橋溝道 FET）技術實現全球首創 GAA 電晶體風險量產，首代採用 3 層奈米片堆疊，據稱相較於 5 nm FinFET 效能提升約 23%，功耗降低約 45%，面積縮小 16%。2023 年後續推出 3GAP 增強版，進一步最佳化奈米片厚度和功函式。三星的“賭博”雖在初期遭遇良率挑戰，但已成功將旗下 Exynos 及部分客戶晶片推向流片，搶佔了輿論和技術高點的先機。

台積電：台積電素以穩健著稱，在 FinFET 世代依靠對良率和電容的極致掌握建立了統治級市佔率。在 3 nm 節點（N3），台積電仍沿用進一步最佳化的 FinFlex 鰭式結構，並未急於轉入 GAA。根據公開路線圖，台積電計劃在 2 nm 節點（N2）才正式切換到奈米片架構，預計 2025 年實現量產。台積電的奈米片將在 N2 節點結合背面供電網路和 DTCO 綜合技術包，旨在實現全節點跨越。這一保守路線使其在 3 nm 時間段依靠成熟 FinFET 繼續鞏固客戶，而在 2 nm 後發制人。

英特爾：英特爾在 10 nm 節點遭遇多年難產後，其製程路線圖進行了重大調整。在獲得代工客戶信任的 IDM 2.0 戰略下，英特爾公開了清晰的四年五節點規劃：Intel 7（原 10nm 增強）、Intel 4（對標 7 nm）、Intel 3（對標 5 nm/3 nm）仍屬 FIN 架構，但 2024 年的 Intel 20A 節點將首次引入 RibbonFET（即奈米片 GAA）與 PowerVia 背面供電兩大突破性技術，隨後 2025 年發展到 Intel 18A。RibbonFET 據稱採用不同於三星的奈米帶結構，側重提高多層有效寬度和最佳化寄生電容。英特爾還宣稱已掌握 CFET 製造核心工藝並計劃搭載於未來更先進節點。若 20A/18A 順利上市，英特爾有望重獲製程領導力。

三大巨頭之外，日本 Rapidus 聯合 IBM 也瞄準 2 nm 奈米片技術，試圖在 2027 年左右量產，將加劇全球先進製程競賽。上述路線圖清楚顯示，2024-2026 年是奈米片 GAA 從早期量產到高良率成熟的轉換期，屆時全球將全面告別純 FinFET 節點，推動 IP 生態、EDA 工具和製造能力深度重塑。

11. 對半導體裝置與材料供應鏈的重構效應

GAA 奈米線/奈米片技術並非一次簡單的工藝插入，而是從根本上改變了前道製造裝置和材料的價值分佈，整個供應鏈正經歷一輪結構性洗牌。

沉積裝置：奈米片的關鍵——超晶格外延（Si/SiGe 多層），極度依賴先進的選擇性外延裝置。這一領域由應用材料（AMAT）和科林研發半導體（Lam Research）主導，東京電子（TEL）也參與角逐。SiGe 外延的鍺組分控制、陡變介面以及超低缺陷率要求極高，裝置單價和工藝服務價值大幅攀升。原子層沉積 ALD 裝置是另一切實增長點，用於高-k 介質和柵極金屬的保形沉積，新的熱 ALD 和等離子增強 ALD 需求激增。

刻蝕與選擇性去除：原子層刻蝕（ALE）和高選擇性溼法刻蝕工具是奈米線釋放的核心武器。由於需要以接近 100:1 甚至更高的選擇比去除 SiGe 犧牲層而不損傷矽溝道，定向或各向同性幹法刻蝕面臨嚴峻挑戰，而受控溼法蝕刻與超臨界乾燥配合成為防止懸浮奈米片粘合（stiction）的關鍵。Screen、SCREEN 及 TEL 等在溼法工藝上佔優的日本廠商收益顯著。

量測與檢測：一旦奈米線進入懸浮狀態，傳統電子束檢測和光學散射手段由於難以穿透三維內部，缺陷捕獲難度極大。由此催生對高解析度明場/暗場檢測、CD-SEM 三維建模以及非破壞性散射計量等高階量測裝置的旺盛需求，KLA、Onto Innovation 等在 FinFET 時代積累的優勢進一步延伸，但技術門檻更高。

材料側：前驅體（如鍺烷、二氯矽烷、三甲基銦等）需求提升，尤其對於高純 SiGe 和 III-V 材料前驅體。高-k 介質前驅體（鉿、鋯的有機金屬化合物）持續放量。同時，金屬柵所需的高純度 Ti、Ta、W 靶材及 ALD 前驅體用量擴大。

晶圓製造廠運營：由於工藝步驟增加（尤其外延和選擇刻蝕新增數十步），單晶圓通過時間延長，潔淨室面積和能源消耗上升。工廠自動化與先進過程控制（APC）體系需整合更多即時感測和反饋系統。

可以說，奈米線/奈米片技術創造了總計上百億美元增量的裝置和材料市場，也正在重塑全球半導體裝置供應商的市場份額排序。那些在該技術節點掌握核心零元件和工藝配方的企業，將贏得未來五到十年的競爭主導權。

12. 應用動力：高效能運算、AI 加速與行動端晶片

驅動奈米線/奈米片電晶體發展的根本拉力來自需求端對新計算範式的無限渴求。其在工藝上的突破，最先反映在以下三大應用領域。

高效能運算與資料中心：以 CPU、GPU、DPU 及定製 AI 加速器（如 Google TPU、AWS Trainium）為代表的高階計算晶片面積動輒超過 500 mm²，功耗高達數百瓦。奈米片 GAA 通過 Vdd 縮放和更高密度邏輯，可令同等效能下感知功耗大幅下降，空間散熱壓力得到緩解，或者在同功耗下堆疊更多核心。特別是在 3D V-Cache 或先進封裝（如 EMIB、CoWoS）中，底層邏輯晶片的功耗密度和熱瓶頸常成為效能上限，GAA 器件驅動能力與效率兼備成為突破關鍵。

AI 訓練與推論：大型模型時代，Transformer 等架構對矩陣乘法單元（Systolic Array）和片上 SRAM 容量提出爆炸式需求。奈米線/奈米片帶來的 SRAM 單元面積縮小（得益於更優的匹配和更低的 Vmin）可支撐更大容量的片上快取，減少對高能耗片外記憶體的依賴。同時，CFET 等衍生結構可將大量乘加運算單元的面積減半，進一步提高 AI 晶片的規模經濟性。從訓練側看，能效每翻倍一次，資料中心的建設和運營成本便能壓低一個等級，因此這一代製程的成敗直接與 AI 產業革命深度繫結。

行動端與可穿戴裝置：智慧手機應用處理器（AP）和 5G 基帶是功耗敏感型場景的極致代表。FinFET 向 GAA 切換可令輕負載下的漏電顯著降低，從而延長裝置待機時間；而峰值效能下，同樣功耗能夠驅動更高頻率，支撐高幀率遊戲和即時影像處理。特別值得關注的是，行動端 AI 推論（如手機端大語言模型）對 AI 引擎能效要求極高，GAA 技術作為底層基礎設施將加速生成式 AI 在邊緣終端的落地。

此外，射頻與混合訊號方面，由於奈米線 f_T 和 f_max 的雙提升及優異的噪聲效能（低閃爍噪聲），該架構在未來 6G 毫米波前端、資料轉換器等高效能類比電路中同樣具有應用潛力，雖然需要解決自加熱和寄生等挑戰。

13. 技術瓶頸與工程挑戰：良率、散熱及設計複雜性

儘管前景廣闊，奈米線/奈米片大規模量產和普及之路並非坦途，若干重大工程瓶頸至今仍需產業界持續攻克。

工藝變異與良率：懸浮奈米片對錶面粗糙度、厚度偏差和殘餘應力極度敏感。當溝道厚度僅 5 nm 時，一個原子層的厚度偏差（約0.5 nm）就能造成顯著的閾值電壓漂移。加之 EUV 曝光和刻蝕產生的隨機線寬變化，多片之間的電流匹配性可能較差，進而拖累 SRAM 和邏輯單元的產量。三星 3GAE 的量產良率在 2023 年一時陷於低谷，反映出 GAA 良率爬坡的傳統模式已不再輕車熟路。

懸浮結構機械穩定性與粘合問題：在清洗和乾燥過程中，表面張力極易使懸浮的奈米片彼此粘連或與襯底塌陷，形成不可恢復的缺陷。解決該問題需要組合超臨界 CO₂ 乾燥、低表面張力清洗液以及巧妙的結構加固設計（如保留一些臨時支撐點並在後序去除），工藝流程相當脆弱。

自加熱效應：電晶體持續微縮後，散熱面積急劇縮小，溝道電流產生的焦耳熱難以通過薄氧化層和低熱導率材料匯出，導致器件區域性溫度瞬間攀升數十至上百攝氏度，即“自加熱效應”。在奈米片堆疊的多層結構中，中間層散熱路徑被上下材料阻擋，自加熱更為嚴重，引發載流子遷移率下降和可靠性劣化。英特爾等廠商正在研究引入導熱性更好的內部填充材料和背面金屬散熱層來緩解。

電容與頻響退化：全包圍結構帶來的交疊電容增大不是簡單可逆的，若在工藝整合中未加嚴控，最終電路層次的功耗和延遲總收益可能被吞噬。DTCO 設計流程必須從標準單元級就準確提取複雜三維寄生網表，對 EDA 工具的場解算精度提出空前要求。

設計和 IP 移植：從 FinFET 遷移到奈米片，不僅需要全新標準單元庫、記憶體編譯器和 I/O 庫，還要重畫 SRAM 位單元並驗證噪聲容限。大面積的 IP 重新設計和矽驗證是一項耗時逾年、耗費數十億美元的龐大工程，因此無晶圓設計公司和晶圓廠須提前數年協同。

這些挑戰彼此交織，意味著 GAA 的普及將是一個漸進而非躍進的過程。成功者，將是那些能在裝置、工藝、IP 和系統架構間實現最優聯動的垂直整合強者。

14. 競爭格局與地緣技術博弈

奈米線/奈米片架構的技術主導權之爭，已經溢位單純的企業商業競爭，融入了深刻的地緣戰略性博弈。美國、韓國、中國臺灣、日本和歐洲均將 GAA 視為振興或捍衛自身半導體產業高地的最關鍵支點。

美國通過《晶片與科學法案》向英特爾提供鉅額補貼，明確用於支援 Intel 20A/18A 等 GAA 節點的研發和製造設施。美國還在先進裝置出口管制中，將 GAA 工藝裝置（如專用於環繞柵極結構的刻蝕和沉積）納入管控清單，試圖延緩中國獲得該能力。韓國三星雖暫時在量產節奏上領先，但因良率與客戶採納度未達預期，正承受來自董事和投資者的巨大壓力，但其長期投入的決心未變，並依託韓國政府 K-Fab 計劃維持裝置和技術生態。中國臺灣的台積電憑藉整個生態鏈的深度協同，在 FinFET 節點將延遲至 2 nm 引入 GAA，試圖一步到位解決功耗-效能平衡，同時藉助超大封裝和3D Fabric等系統整合技術實現差異化防禦。日本 Rapidus 的新興崛起則是日本重回尖端邏輯製造的一次豪賭，藉助 IBM 2 nm 技術聯盟和日本在材料、精密裝置上的傳統優勢，將以 GAA 為抓手挑戰既有格局。中國大陸受制於裝置禁運，目前 14 nm 以下量產均遲滯，但在奈米線/奈米片相關的基礎研究（如中科院微電子所、復旦大學、北京大學等）層面持續產出高水平論文，積極培養人才，期望在相關裝置和材料自主化後實現跳躍式追趕。

從競爭本質看，GAA 代際更替打破了 FinFET 時代沉積的優勢固化，為行業帶來一輪權力結構重塑的視窗。未來兩三年內，誰能在奈米片的良率、成本和功耗基準戰中勝出，誰就可能定義下一世代半導體產業的獲利地理。

15. 未來展望與結論：走向1奈米及更遠

奈米線電晶體及其衍生結構已不再是遙遠的未來技術，而是正在發生的現在。從 3 nm 的早期探索到 2 nm 的主流堅守，再到 1 nm 時代可能啟用的 CFET，我們看到的是一條清晰的三維整合與異構融合主線。隨著溝道材料從純矽走向 SiGe/Ge 乃至 III-V 異質整合，電晶體內部的複雜度和介面工程精度將達到原子級極限。將來的邏輯晶片，或許不再單獨以“柵極長度”或“技術節點”這類代稱簡單衡量，而要用系統能效、功耗密度和三維堆疊效率等綜合指標來評判。

在更長遠的時間尺上，若二維材料（如過渡金屬硫族化合物）和碳奈米管能夠突破晶圓級製備和接觸瓶頸，它們可能和矽基奈米片形成互補或替代。但在 2035 年前，幾乎任何一種創新型數字邏輯都難以全面撼動矽基 CMOS 的根基，而奈米線/奈米片架構正是矽基 CMOS 向極致微縮挺進的最後篇章中最絢爛的一筆。

對於決策者、投資者和技術參與者而言，清晰把握奈米線電晶體的物理極限、工藝視窗和產業推進節奏，是穿透半導體行業迷霧、探明下一個價值增長源的關鍵鎖鑰。在這場沉默而激烈的架構顛覆中，那些能率先將物理邊界發揮到極限、並將製造良率和設計生態做到極致的企業，將如同 FinFET 時代的成功者一樣，再次站上半導體之巔，重塑全球計算的底層基因。而奈米線電晶體這個概念本身，也註定將不僅僅是一個器件名稱，而是一個時代的技術圖騰。