NoC IP（Network-on-Chip IP，片上网络 IP）

3 秒看懂

NoC IP 是 SoC 内部各模块之间的”高速公路系统”。 CPU 核、GPU 核、NPU、内存控制器、I/O 等 IP 模块要互相搬数据，靠的不是一根共享总线，而是一套包交换的路由网络——这就是 Network-on-Chip。把这个网络做成可复用、可授权的 IP 核，就是 NoC IP。它是芯片内部的”神经系统”，决定了数据搬运的带宽、延迟和功耗。

3 分钟产业解释

为什么需要 NoC IP？

早期 SoC 用共享总线（如 ARM AHB/APB）连接各 IP 模块。当芯片集成度从几个模块增长到几十个乃至上百个异构 IP 时，共享总线变成了交通堵塞的单车道公路：

• 带宽瓶颈：总线同一时刻只能服务一对主从设备，仲裁开销大；
• 不可扩展：每增加一个模块，时序收敛和物理布线难度指数增长；
• 功耗爆炸：长距离线驱动全总线翻转，无效功耗高。

NoC 用包交换+分布式路由替代集中式仲裁，将”总线”升级为”网络”——类似于从单条电话线升级到互联网。每个 IP 通过网络接口（NI/NIU）接入，数据被打包成 flit（flow control unit）逐跳路由到目的地。

产业格局概览

NoC IP 市场呈**“两超多强”**格局：

AI 芯片时代，NoC 的重要性被重新定价：当算力容易堆叠、数据搬运成为瓶颈时，片内网络就是架构胜负手。

15 分钟专家深入

一、NoC IP 的核心价值主张

芯片设计公司面临一个经典的”Make vs. Buy”决策：

• 自研 NoC：需要 20-50 人年投入，需要对物理设计、协议、验证全面把控，换来极致定制化。Apple、NVIDIA、Google 等顶级 fabless 选择此路。
• 购买 NoC IP 授权：支付一次性授权费 + 按量产收取版税（royalty），获得经过流片验证的成熟方案，大幅缩短 TTM。绝大多数中型 SoC 公司（如联发科、紫光展锐、地平线等）选择此路。

据 Arteris 招股书/财报披露的商业模式，NoC IP 授权费通常为数百万至千万美元量级（视工艺节点和设计复杂度），版税率通常为芯片售价的低个位数百分比[Arteris SEC Filings]。

二、NoC 在 AI 芯片中的关键作用

AI 芯片的核心矛盾是**“算力密度增长远快于片上/片间带宽增长”**。NoC 在其中扮演的角色：

1. 训练芯片：片内 AllReduce / 数据搬运 大规模矩阵乘的拆分（张量并行、数据并行）要求多个计算簇之间高频交换中间结果。NoC 的拓扑（mesh/torus/ring）和路由算法直接决定了：

• 片内 AllReduce 延迟
• 计算单元利用率（带宽不足→计算单元等数据→利用率下降）

2. 推理芯片：带宽-功耗权衡 边缘推理芯片对功耗极度敏感，NoC 功耗可占 SoC 总功耗的 20-40%[行业估算，因设计而异]。在低功耗约束下实现足够带宽是核心挑战。

3. Chiplet 时代：NoC + Die-to-Die 接口 Chiplet 架构（如 AMD MI300 系列）将 die 间互联（如 UCIe、BoW）与 die 内 NoC 打通，形成统一的跨 die 通信平面。NoC IP 需要与 die-to-die PHY 协同设计。

三、技术架构层次

┌─────────────────────────────────────────────┐
│              应用层（DMA, 计算核）             │
├─────────────────────────────────────────────┤
│         协议层（AXI, ACE, CHI 事务）          │
├─────────────────────────────────────────────┤
│      网络接口层 NIU（协议转换, 包化/解包）     │
├─────────────────────────────────────────────┤
│     传输层（flit 切片, 流控, 信用管理）        │
├─────────────────────────────────────────────┤
│   路由层（XY路由/自适应路由, 虚通道VC管理）    │
├─────────────────────────────────────────────┤
│   拓扑层（Mesh / Ring / Torus / Tree / Crossbar）│
├─────────────────────────────────────────────┤
│         物理层（线网, 时钟, 电源域）           │
└─────────────────────────────────────────────┘

技术原理

1. 基本组成单元

一个典型的 NoC 由以下组件构成：

  [IP_A]──NIU──[Router]──[Router]──[Router]──NIU──[IP_B]
                  │          │          │
               [Router]   [Router]   [Router]
                  │          │          │
               NIU──[IP_C]  NIU──[IP_D]  NIU──[IP_E]

  4×3 Mesh 拓扑示例（12 个 Router，5 个 IP 接入点）

2. 关键技术机制

① Flit 切片与包化 AXI 事务（如一次 burst length 16 的 512-bit 传输）被 NIU 切成若干 flit：

• Head flit：携带路由信息（目标地址、事务类型、QoS 标记）
• Body flit：携带数据负载
• Tail flit：标识包结束

Flit 位宽由物理设计权衡：更宽→更高带宽但面积/布线代价更大。

② 路由算法

③ 虚通道（Virtual Channel, VC） 物理链路被时分复用为多条逻辑通道，每条 VC 有独立缓冲区。VC 的作用：

• 解决 HoL 阻塞：一个包被阻塞不堵住同一物理链路上的其他包
• QoS 实现：不同流量类分配不同 VC，保证关键流量延迟
• 死锁避免：不同 VC 类使用不同路由规则

VC 深度（每条 VC 的 flit 缓冲数）是面积和性能的关键权衡点：更深→吞吐更高但 SRAM 面积大。

④ QoS 机制

• 带宽分配（Bandwidth Regulation）：令牌桶/漏桶整形，保证关键 master 的最低带宽
• 延迟优先级（Latency Priority）：高优先级 flit 通过分级仲裁优先获得输出端口使用权，而非打断正在传输的低优先级 flit
• 仲裁策略：Round-robin、加权轮询、严格优先级混合

⑤ 一致性（Coherency） 对于多核 CPU + 共享缓存架构，NoC 需要承载一致性协议消息：

• ARM CHI（Coherent Hub Interface） 协议：请求(REQ)、侦听(SNP)、响应(RSP)、数据(DAT) 四个独立通道，通过 NoC 传输
• Arteris Ncore：支持硬件一致性域，可扩展到数百个 coherent agent
• 一致性域的规模（参与 coherency 的 agent 数量）是关键规格

3. 物理实现挑战（先进工艺节点）

据行业估算，NoC 互联网络可占 SoC 总 die 面积的 5-15%，在极端互联密集的设计中可能更高[行业估算]。

4. 带宽-延迟参数量级参考

以上为行业中高端 SoC 的量级参考，具体值因设计目标差异极大，不作精确归属。

技术演进史

技术路线对比

主流 NoC IP 方案对比

总线 vs Crossbar vs NoC

上下游

上游：NoC IP 依赖什么

下游：谁在使用 NoC IP

关键供应链关系

EDA 工具  ──→  NoC IP 厂商  ──→  SoC 设计公司  ──→  代工厂（TSMC/Samsung/SMIC）
  (Synopsys,      (Arteris,          (高通,         ──→  终端设备
   Cadence)        ARM,              联发科,
                   Synopsys IP)      地平线...)

关键指标

评估 NoC IP 优劣的核心技术指标：

供需与市场数据

市场规模（估算）

NoC IP 的精确市场规模较难独立统计，通常包含在”半导体 IP 市场”的子类中。

需求驱动因素

1. AI 芯片 die 面积增大：数据中心训练芯片 die 面积普遍 > 500mm²，互联复杂度剧增
2. Chiplet 架构普及：die 间互联接口标准化（UCIe），需要 NoC 与 D2D 协同
3. 汽车电子功能安全需求：ISO 26262 要求 NoC 具备诊断和冗余能力
4. 先进工艺布线约束：7nm 以下金属层 pitch 缩小，互联 RC 剧增，需要更智能的 NoC 物理规划

供给约束

• 先进节点适配：每代新工艺（N5→N3→N2）需要 NoC IP 重新物理优化，适配周期长
• 验证复杂度：NoC 的正确性验证（死锁、活锁、QoS 合规）是重大工程挑战
• 人才稀缺：精通 NoC 架构+物理设计+协议的复合人才极少

代表公司与资本映射

投资映射逻辑

• 直接标的：Arteris（AIP）——目前公开市场唯一的纯 NoC IP 标的
• 间接受益：ARM（NoC 生态繁荣带动授权增长）、Synopsys/Cadence（IP+EDA 协同）
• 产业链映射：设计服务公司（如世芯、创意电子）做 SoC 集成时需采购 NoC IP

投资逻辑

看多逻辑

1. “神经系统”不可或缺：任何复杂 SoC 都需要 NoC，不存在”不需要 NoC 的先进 AI 芯片”这种场景
2. Chiplet 催化：Chiplet 架构下，die 间互联需要 NoC 前端连接 UCIe/D2D 接口，NoC 需求量倍增
3. AI 芯片设计潮：全球涌现数十家 AI 芯片初创公司（Groq、Cerebras、SambaNova、壁仞、寒武纪等），多数不具备自研 NoC 能力，是 IP 授权的增量客户
4. 汽车芯片功能安全：车规 SoC 对 NoC 有额外的功能安全验证需求，提升 IP 价值量
5. 高壁垒：NoC IP 需要经过多轮流片验证积累，新进入者追赶周期长

看空/风险逻辑

1. 市场天花板：NoC IP 毕竟是 SoC 成本的一小部分（IP 授权费 vs 芯片总成本），市场空间有上限
2. 大客户自研风险：顶级客户（Apple、Google、NVIDIA）自研 NoC，不贡献 IP 授权收入
3. ARM 绑定效应：ARM CPU 占主导的 SoC 通常优先选 ARM CMN，压缩独立 IP 厂商空间
4. 行业周期性：半导体下行周期中，新芯片设计项目减少，IP 授权收入滞后受影响
5. 标的稀缺：Arteris 市值较小，流动性不足，机构配置难度大

常见误读纠偏

误读 1：“NoC 就是总线的升级版，技术门槛不高”

纠偏：NoC ≠ 多层总线。总线是集中式仲裁，NoC 是分布式包交换网络。两者在死锁/活锁避免、QoS 保障、可扩展性、物理实现上有本质区别。设计一个能在先进工艺节点下达到目标带宽/延迟/功耗的 NoC，需要深厚的架构+物理设计协同优化能力。验证一个无死锁、无活锁、QoS 合规的 NoC，验证工作量可达数千万至数亿验证周期。

误读 2：“AI 芯片瓶颈只在算力（TOPS），NoC 不重要”

纠偏：AI 芯片的”Roofline”瓶颈往往不在计算端而在数据搬运端。以典型的大模型训练为例，矩阵乘（GEMM）的计算密度高，但 AllReduce 通信、权重/激活加载、梯度聚合 都依赖片内互联带宽。如果 NoC 带宽不足，计算单元利用率会从理论峰值大幅下降。实际芯片的”有效算力”（realized TOPS）与 NoC 性能强相关。

误读 3：“NoC IP 是标准化产品，各家方案差异不大”

纠偏：NoC IP 的差异化体现在多个维度——拓扑灵活性、QoS 精细度、一致性域规模、物理实现效率（每 bit 功耗/面积）、工艺覆盖广度、设计自动化能力。不同应用场景（手机 vs 汽车 vs 数据中心）对这些维度的侧重完全不同。例如，汽车场景要求 ASIL-B/D 功能安全认证，这是很多通用 NoC IP 不具备的。

误读 4：“先进工艺节点对 NoC 没有影响”

纠偏：恰恰相反，工艺微缩对 NoC 是双刃剑——晶体管密度提升允许更多路由逻辑和缓冲区，但金属线 RC 延迟增加、线宽缩小导致单位长度电阻上升，使得 NoC 的物理实现（中继插入、时钟树、布线拥塞管理）变得更加困难。从 7nm 到 3nm，NoC 物理设计的复杂度显著提升，这也抬高了 IP 适配的工程成本。

学习路径

入门（建立直觉）

1. ARM AMBA 规范概述（ARM 官网免费下载）——理解 AXI/ACE/CHI 协议基础
2. 《Networks on Chips: Theory and Practice》（Jantsch & Tenhunen）——NoC 学术经典
3. Arteris 技术白皮书（arteris.com/resources）——商业 NoC IP 的工程视角

进阶（理解机制）

4. ARM CMN 技术参考手册（TRM）——了解业界最广泛使用的 NoC 实现细节
5. “A Primer on Network-on-Chip”——IEEE 相关综述论文
6. UCIe 规范（uciexpress.org）——理解 chiplet 时代 die-to-die 互联如何与 NoC 对接

高阶（架构决策）

7. 研读 Hot Chips、ISSCC、VLSI Symposium 中 AI 芯片的互联架构论文
8. 关注 Arteris 投资者日/Presentations——从商业视角理解 NoC IP 市场演变
9. 对比研究 NVIDIA NVLink、Google TPU ICI（Inter-Chip Interconnect）——了解自研互联的设计权衡

一句话总结

NoC IP 是 SoC 内部数据流动的”神经网络”——在 AI 芯片算力容易堆叠、数据搬运成为核心瓶颈的时代，片上网络的带宽、延迟和功耗效率，直接决定了芯片的”有效算力”上限。

延伸阅读与来源

本文硬规格均按”可查证来源或明确定性/估算表述”原则撰写。未注明具体数字的参数为行业中高端 SoC 的量级参考，具体值因设计目标差异极大。[行业估算]