NoC IP（Network-on-Chip IP，片上網路 IP）
3 秒看懂
NoC IP 是 SoC 內部各模組之間的”高速公路系統”。 CPU 核、GPU 核、NPU、記憶體控制器、I/O 等 IP 模組要互相搬資料，靠的不是一根共享匯流排，而是一套包交換的路由網路——這就是 Network-on-Chip。把這個網路做成可複用、可授權的 IP 核，就是 NoC IP。它是晶片內部的”神經系統”，決定了資料搬運的頻寬、延遲和功耗。
3 分鐘產業解釋
為什麼需要 NoC IP？
早期 SoC 用共享匯流排（如 ARM AHB/APB）連線各 IP 模組。當晶片整合度從幾個模組增長到幾十個乃至上百個異構 IP 時，共享匯流排變成了交通堵塞的單車道公路：
- 頻寬瓶頸：匯流排同一時刻只能服務一對主從裝置，仲裁開銷大；
- 不可擴充套件：每增加一個模組，時序收斂和物理佈線難度指數增長；
- 功耗爆炸：長距離線驅動全匯流排翻轉，無效功耗高。
NoC 用包交換+分散式路由替代集中式仲裁，將”匯流排”升級為”網路”——類似於從單條電話線升級到網際網路。每個 IP 通過網路介面（NI/NIU）接入，資料被打包成 flit（flow control unit）逐跳路由到目的地。
產業格局概覽
NoC IP 市場呈**“兩超多強”**格局：
| 陣營 | 代表 | 定位 |
|---|---|---|
| 處理器 IP 巨頭內嵌 | ARM（AMBA CHI/AXI 互聯、CMN 系列） | 隨 ARM CPU/GPU IP 一起授權，生態繫結 |
| 獨立 NoC IP 廠商 | Arteris（納斯達克：AIP） | 純 NoC IP，支援異構 SoC，與 ARM 競爭/互補 |
| EDA 巨頭延伸 | Synopsys（DesignWare NoC） | NoC 作為驗證/實現工具鏈的一部分 |
| 自研 | NVIDIA、Apple、Google、Tesla、華為等 | 頂級晶片公司自研 NoC，追求極致定製 |
AI 晶片時代，NoC 的重要性被重新定價：當算力容易堆疊、資料搬運成為瓶頸時，片內網路就是架構勝負手。
15 分鐘專家深入
一、NoC IP 的核心價值主張
晶片設計公司面臨一個經典的”Make vs. Buy”決策：
- 自研 NoC：需要 20-50 人年投入，需要對物理設計、協議、驗證全面把控，換來極致定製化。Apple、NVIDIA、Google 等頂級 fabless 選擇此路。
- 購買 NoC IP 授權：支付一次性授權費 + 按量產收取版稅（royalty），獲得經過流片驗證的成熟方案，大幅縮短 TTM。絕大多數中型 SoC 公司（如聯發科、紫光展銳、地平線等）選擇此路。
據 Arteris 招股書/財報揭露的商業模式，NoC IP 授權費通常為數百萬至千萬美元量級（視工藝節點和設計複雜度），版稅率通常為晶片售價的低個位數百分比[Arteris SEC Filings]。
二、NoC 在 AI 晶片中的關鍵作用
AI 晶片的核心矛盾是**“算力密度增長遠快於片上/片間頻寬增長”**。NoC 在其中扮演的角色：
1. 訓練晶片：片內 AllReduce / 資料搬運 大規模矩陣乘的拆分（張量並行、資料並行）要求多個計算簇之間高頻交換中間結果。NoC 的拓撲（mesh/torus/ring）和路由演算法直接決定了：
- 片內 AllReduce 延遲
- 計算單元利用率（頻寬不足→計算單元等資料→利用率下降）
2. 推論晶片：頻寬-功耗權衡 邊緣推論晶片對功耗極度敏感，NoC 功耗可佔 SoC 總功耗的 20-40%[行業估算，因設計而異]。在低功耗約束下實現足夠頻寬是核心挑戰。
3. Chiplet 時代：NoC + Die-to-Die 介面 Chiplet 架構（如 AMD MI300 系列）將 die 間互聯（如 UCIe、BoW）與 die 內 NoC 打通，形成統一的跨 die 通訊平面。NoC IP 需要與 die-to-die PHY 協同設計。
三、技術架構層次
┌─────────────────────────────────────────────┐
│ 應用層（DMA, 計算核） │
├─────────────────────────────────────────────┤
│ 協議層（AXI, ACE, CHI 事務） │
├─────────────────────────────────────────────┤
│ 網路介面層 NIU（協議轉換, 包化/解包） │
├─────────────────────────────────────────────┤
│ 傳輸層（flit 切片, 流控, 信用管理） │
├─────────────────────────────────────────────┤
│ 路由層（XY路由/自適應路由, 虛通道VC管理） │
├─────────────────────────────────────────────┤
│ 拓撲層（Mesh / Ring / Torus / Tree / Crossbar）│
├─────────────────────────────────────────────┤
│ 物理層（線網, 時鐘, 電源域） │
└─────────────────────────────────────────────┘技術原理
1. 基本組成單元
一個典型的 NoC 由以下元件構成：
[IP_A]──NIU──[Router]──[Router]──[Router]──NIU──[IP_B]
│ │ │
[Router] [Router] [Router]
│ │ │
NIU──[IP_C] NIU──[IP_D] NIU──[IP_E]
4×3 Mesh 拓撲示例（12 個 Router，5 個 IP 接入點）| 元件 | 功能 | 關鍵引數 |
|---|---|---|
| NIU (Network Interface Unit) | 協議轉換：將 AXI/CHI 事務拆解為 NoC flit 包，反之亦然；地址對映；QoS 標記 | 支援的協議代（AXI4/AXI5/CHI-E等）、最大 outstanding 事務數 |
| Router | 包交換：根據目標地址查路由表，將輸入 flit 轉發到正確輸出埠 | 埠數（通常 5 埠：N/S/E/W/Local）、虛通道（VC）深度、流水線級數 |
| Link | Router 之間的物理連線，承載 flit | 位寬（常見 128/256/512 bit）、頻率 |
| Transport/Flow Control | 信用（credit）或握手機制，防止緩衝區溢位 | 信用深度、反壓延遲 |
2. 關鍵技術機制
① Flit 切片與包化 AXI 事務（如一次 burst length 16 的 512-bit 傳輸）被 NIU 切成若干 flit：
- Head flit：攜帶路由資訊（目標地址、事務型別、QoS 標記）
- Body flit：攜帶資料負載
- Tail flit：標識包結束
Flit 位寬由物理設計權衡：更寬→更高頻寬但面積/佈線代價更大。
② 路由演算法
| 演算法 | 特點 | 適用場景 |
|---|---|---|
| XY 確定性路由 | 先沿 X 方向走，再沿 Y 方向走；無死鎖，簡單 | 均勻流量的通用 SoC |
| 自適應路由 | 根據鏈路負載動態選路；降低擁塞但需防死鎖 | 流量模式不均勻的 AI 晶片 |
| 源路由（Source Routing） | 源端預計算完整路徑，包頭攜帶每跳方向 | 低延遲、可預測延遲的場景 |
③ 虛通道（Virtual Channel, VC） 物理鏈路被分時多工為多條邏輯通道，每條 VC 有獨立緩衝區。VC 的作用：
- 解決 HoL 阻塞：一個包被阻塞不堵住同一物理鏈路上的其他包
- QoS 實現：不同流量類分配不同 VC，保證關鍵流量延遲
- 死鎖避免：不同 VC 類使用不同路由規則
VC 深度（每條 VC 的 flit 緩衝數）是面積和效能的關鍵權衡點：更深→吞吐更高但 SRAM 面積大。
④ QoS 機制
- 頻寬分配（Bandwidth Regulation）：令牌桶/漏桶整形，保證關鍵 master 的最低頻寬
- 延遲優先順序（Latency Priority）：高優先順序 flit 通過分級仲裁優先獲得輸出埠使用權，而非打斷正在傳輸的低優先順序 flit
- 仲裁策略：Round-robin、加權輪詢、嚴格優先順序混合
⑤ 一致性（Coherency） 對於多核 CPU + 共享快取架構，NoC 需要承載一致性協議訊息：
- ARM CHI（Coherent Hub Interface） 協議：請求(REQ)、偵聽(SNP)、響應(RSP)、資料(DAT) 四個獨立通道，通過 NoC 傳輸
- Arteris Ncore：支援硬體一致性域，可擴充套件到數百個 coherent agent
- 一致性域的規模（參與 coherency 的 agent 數量）是關鍵規格
3. 物理實現挑戰（先進工藝節點）
| 挑戰 | 說明 |
|---|---|
| RC 延遲 | 先進節點互連線電阻上升（銅/鈷阻擋層佔比增大），長距離 wire delay 增大，NoC 中繼（repeater/暫存器切片）增多 |
| 佈線資源競爭 | NoC 佔用大量金屬層資源，與訊號佈線、電源網路爭奪 routing track |
| 電壓降（IR Drop） | NoC 是”常開”邏輯，翻轉率高，對供電網路提出要求 |
| 時鐘域交叉（CDC） | 異構 SoC 多時鐘域常見，NoC 需要優雅處理 CDC |
據行業估算，NoC 網際網路絡可佔 SoC 總 die 面積的 5-15%，在極端互聯密集的設計中可能更高[行業估算]。
4. 頻寬-延遲引數量級參考
| 引數 | 典型量級 | 說明 |
|---|---|---|
| Flit 位寬 | 128 – 512 bit | 取決於目標頻寬和麵積預算 |
| 單跳延遲 | 1 – 4 cycle（流水線化 router） | 淺流水線（speculative cut-through）可低至 1 cycle |
| 端到端延遲（4-hop mesh） | ~10 – 30 cycle | 取決於流水線深度、擁塞程度、是否跨時鐘域 |
| 單鏈路頻寬 | 數十 GB/s – 數百 GB/s | = flit_width × frequency，如 256b × 2GHz ≈ 64 GB/s |
| 聚合頻寬（全網） | 數百 GB/s – 數 TB/s | 所有鏈路頻寬之和，實際有效頻寬受流量模式限制 |
以上為行業中高階 SoC 的量級參考，具體值因設計目標差異極大，不作精確歸屬。
技術演進史
| 年代 | 事件 | 意義 |
|---|---|---|
| ~2000 年前 | 共享匯流排時代（AHB、AXI） | 簡單 SoC 足夠，擴充套件性有限 |
| ~2000-2005 | 學術界 NoC 概念提出（斯坦福 SPIN、ARM AMBA 多層互聯） | “將計算機網路理念搬到晶片上” |
| ~2003 | ARM 釋出 AMBA 3 AXI 協議 | 多通道、亂序完成，為複雜互聯奠基 |
| ~2006-2010 | Arteris 成立（2004 年，法國），推出 FlexNoC；Sonics 推出 SonicsMX | 獨立 NoC IP 商業化起步 |
| ~2011 | ARM 釋出 AMBA 4 ACE（AXI Coherency Extensions） | 硬體一致性協議標準化 |
| ~2013 | ARM 釋出 AMBA 5 CHI 協議 | 分層協議，面向大規模一致性域 |
| ~2014-2017 | Arteris 推出 Ncore（快取一致性 NoC）；Synopsys 推出 DesignWare NoC | NoC IP 賽道競爭加劇 |
| ~2018 | Intel 收購 NetSpeed Systems（NoC 自動化設計工具） | 大廠開始重視 NoC 的設計自動化 |
| ~2019-2021 | AI 芑片爆發，資料中心 SoC die 面積增大、異構整合增多 | NoC 成為 SoC 架構的關鍵差異化因素 |
| ~2021 | Arteris 在納斯達克上市（AIP） | NoC IP 作為獨立賽道獲資本市場驗證 |
| ~2022-2024 | Chiplet 架構興起（AMD MI300、Intel Ponte Vecchio 後繼），UCIe 標準化 | NoC + die-to-die 融合，“片上網路”擴充套件為”封裝內網路” |
| ~2024+ | ARM CMN-S3/S4（面向 Neoverse V3 等），Arteris FlexNoC 5/Ncore 5 | 面向 AI/HPC 的 NoC 進一步演進：更高頻寬、更大一致性域、chiplet 原生支援 |
技術路線對比
主流 NoC IP 方案對比
| 維度 | ARM CMN 系列 | Arteris FlexNoC / Ncore | Synopsys DesignWare NoC | 自研（NVIDIA/Apple 等） |
|---|---|---|---|---|
| 定位 | 隨 ARM CPU 生態繫結 | 異構 SoC 通用 NoC IP | EDA 工具鏈配套 IP | 極致定製 |
| 協議 | AMBA CHI / AXI | 支援 AXI/ACE/CHI/OCP 等多協議 | AXI/AHB/OCP | 私有協議 |
| 一致性 | CMN 內建 snoop filter，原生 CHI | Ncore 獨立一致性 IP，可搭配任意處理器 | 需搭配第三方一致性方案 | 完全自定義 |
| 拓撲靈活性 | 主要 Mesh（CMN 系列） | 靈活（mesh/ring/star/torus 等） | 可配置 | 完全定製 |
| 目標客戶 | ARM CPU 為主的 SoC（高通、聯發科、AWS Graviton 等） | 異構 SoC（汽車、AI、通訊，如地平線、大唐等） | 使用 Synopsys 全流程的設計團隊 | 自研晶片巨頭 |
| 工藝適配 | 跟隨 ARM CPU 路線圖，先進節點優先 | 支援多代工藝（從成熟到先進） | 跟隨 Synopsys IP 路線 | 與自家晶片同步 |
| 優勢 | 與 ARM 生態深度協同，一致性域成熟 | 協議靈活，異構整合能力強 | 工具鏈整合（VCS/Verdi 驗證） | 無折中的極致效能 |
| 侷限 | 非 ARM 處理器接入受限 | 需自行與處理器 IP 整合驗證 | NoC 不是其核心競爭力 | 投入巨大，僅頂級玩家可承受 |
匯流排 vs Crossbar vs NoC
| 特性 | 共享匯流排 | Crossbar | NoC |
|---|---|---|---|
| 可擴充套件性 | 差（master 數增加→仲裁複雜度暴增） | 中（N×N 埠數增長→面積 O(N²)） | 優（分散式路由，面積/延遲近似線性增長） |
| 頻寬 | 低（共享介質） | 高（並行連線） | 高（多路徑並行） |
| 面積 | 小 | 大 | 中等 |
| 適用規模 | ≤ 4-8 master | ≤ 16-32 埠 | 數十至數百 agent |
| 典型場景 | 低端 MCU、IoT | 中等規模 SoC | 複雜 SoC、AI 晶片、資料中心 |
上下游
上游：NoC IP 依賴什麼
| 環節 | 依賴項 |
|---|---|
| EDA 工具 | 綜合（Synopsys DC / Cadence Genus）、版面配置佈線（Innovus/ICC2）、時序籤核（PrimeTime） |
| 工藝 PDK | 每個代工廠數每代工藝節點都需要 NoC IP 的工藝適配和物理表徵 |
| 驗證 IP | 協議驗證（VIP）、形式驗證工具 |
| 半導體代工 | NoC 的物理實現質量受代工廠工藝影響（互聯 RC 特性、金屬層資源） |
下游：誰在使用 NoC IP
| 下游領域 | 使用方式 | 代表公司 |
|---|---|---|
| 手機 SoC | 集成於 AP 中，連線 CPU/GPU/NPU/ISP/Modem | 高通、聯發科、三星 LSI |
| 汽車 SoC | 連線 CPU/DSP/NPU/安全島，需滿足功能安全（ISO 26262） | 地平線、Mobileye、NXP、瑞薩 |
| 資料中心/AI 晶片 | 連線計算陣列、HBM 控制器、PCIe/CXL 控制器 | AWS (Graviton/Trainium)、微軟 Maia 等 |
| 通訊基帶 | 連線 DSP 陣列、前/後端處理 | 部分通訊晶片廠商 |
| IoT/邊緣 | 輕量級 NoC 替代匯流排 | 中低端 IoT SoC |
關鍵供應鏈關係
EDA 工具 ──→ NoC IP 廠商 ──→ SoC 設計公司 ──→ 代工廠（TSMC/Samsung/SMIC）
(Synopsys, (Arteris, (高通, ──→ 終端裝置
Cadence) ARM, 聯發科,
Synopsys IP) 地平線...)關鍵指標
評估 NoC IP 優劣的核心技術指標：
| 指標 | 定義 | 重要性 |
|---|---|---|
| 聚合頻寬（Aggregate BW） | 全網所有鏈路的有效頻寬之和 | ★★★★★ 直接決定資料搬運能力 |
| 尾延遲（Tail Latency） | 高負載下 flit 從源到目的的 P99 延遲 | ★★★★★ AI 訓練中 straggler 效應放大尾延遲影響 |
| 面積開銷（Area Overhead） | NoC 邏輯 + 緩衝區佔用的 die 面積佔比 | ★★★★ 面積 = 成本 |
| 功耗效率 | 每傳輸 1 bit 資料消耗的能量（pJ/bit） | ★★★★ 邊緣/移動場景極關鍵 |
| 可擴充套件性 | 支援的最大 agent 數量、最大聚合頻寬 | ★★★★ 資料中心晶片增長快 |
| QoS 能力 | 頻寬保證、延遲隔離、優先順序管理的精細度 | ★★★★ 多租戶/異構負載必需 |
| 一致性域規模 | 可支援 coherent agent 的最大數量 | ★★★ ARM CHI 生態核心規格 |
| 工藝覆蓋 | 支援的代工廠 + 工藝節點範圍 | ★★★ 影響 IP 生態廣度 |
| 功能安全（FuSa） | 是否通過 ASIL-B/D 認證 | ★★★ 汽車場景剛需 |
| 設計自動化程度 | 拓撲/引數自動生成、效能分析、驗證覆蓋率 | ★★★ 影響整合效率 |
供需與市場資料
市場規模（估算）
NoC IP 的精確市場規模較難獨立統計，通常包含在”半導體 IP 市場”的子類中。
| 資料點 | 數字 | 來源 |
|---|---|---|
| 全球半導體 IP 市場（2023） | 約 70-75 億美元 | IPnest / Gartner 行業報告 [行業報告] |
| 介面類 IP（含 NoC、PHY、匯流排） | 佔半導體 IP 市場約 20-25% | IPnest 估算 [行業報告] |
| NoC IP 在介面 IP 中的佔比 | 定性判斷：屬於介面 IP 中增長較快的細分 | [未充分揭露獨立細分資料] |
| Arteris 年營收（2023） | 約 5000-6000 萬美元量級 | Arteris 財報 [Arteris SEC Filings] |
| ARM 授權營收中 NoC 份額 | 隨 ARM CPU 一起打包，難以單獨剝離 | [未充分揭露] |
需求驅動因素
- AI 晶片 die 面積增大：資料中心訓練晶片 die 面積普遍 > 500mm²，互聯複雜度劇增
- Chiplet 架構普及：die 間互聯介面標準化（UCIe），需要 NoC 與 D2D 協同
- 汽車電子功能安全需求：ISO 26262 要求 NoC 具備診斷和冗餘能力
- 先進工藝佈線約束：7nm 以下金屬層 pitch 縮小，互聯 RC 劇增，需要更智慧的 NoC 物理規劃
供給約束
- 先進節點適配：每代新工藝（N5→N3→N2）需要 NoC IP 重新物理最佳化，適配週期長
- 驗證複雜度：NoC 的正確性驗證（死鎖、活鎖、QoS 合規）是重大工程挑戰
- 人才稀缺：精通 NoC 架構+物理設計+協議的複合人才極少
代表公司與資本對映
| 公司 | 股票程式碼 | NoC 相關業務 | 備註 |
|---|---|---|---|
| Arteris | AIP (Nasdaq) | 純 NoC IP 廠商：FlexNoC（非一致性）、Ncore（一致性）、FlexWay | 稀缺的純 NoC 標的；市值較小、流動性較低 |
| ARM Holdings | ARM (Nasdaq) | AMBA 互聯 IP（CMN、NIC 系列），隨 CPU 生態授權 | NoC 營收嵌入整體授權模型，不可單獨估值 |
| Synopsys | SNPS (Nasdaq) | DesignWare 系列含 NoC IP；IP 業務佔營收約 30%+ | NoC 為其 IP 業務的小子集 |
| Cadence | CDNS (Nasdaq) | 互聯 IP + 驗證 IP 能力 | 重點在 EDA，NoC IP 非核心 |
| NVIDIA | NVDA (Nasdaq) | 自研 NoC（NVLink on-die 部分、SM 間互聯等） | 自用，不對外授權 |
| 高通 | QCOM (Nasdaq) | 自研 + ARM CMN 用於驍龍系列 | SoC 廠商視角 |
| 地平線機器人 | 9660.HK (港股) | 汽車 AI 晶片使用第三方 NoC IP | 中國 AI 晶片公司代表 |
投資對映邏輯
- 直接標的：Arteris（AIP）——目前公開市場唯一的純 NoC IP 標的
- 間接受益：ARM（NoC 生態繁榮帶動授權增長）、Synopsys/Cadence（IP+EDA 協同）
- 產業鏈對映：設計服務公司（如世芯、創意電子）做 SoC 整合時需採購 NoC IP
投資邏輯
看多邏輯
- “神經系統”不可或缺：任何複雜 SoC 都需要 NoC，不存在”不需要 NoC 的先進 AI 晶片”這種場景
- Chiplet 催化：Chiplet 架構下，die 間互聯需要 NoC 前端連線 UCIe/D2D 介面，NoC 需求量倍增
- AI 晶片設計潮：全球湧現數十家 AI 晶片初創公司（Groq、Cerebras、SambaNova、壁仞、寒武紀等），多數不具備自研 NoC 能力，是 IP 授權的增量客戶
- 汽車晶片功能安全：車規 SoC 對 NoC 有額外的功能安全驗證需求，提升 IP 價值量
- 高壁壘：NoC IP 需要經過多輪流片驗證積累，新進入者追趕週期長
看空/風險邏輯
- 市場天花板：NoC IP 畢竟是 SoC 成本的一小部分（IP 授權費 vs 晶片總成本），市場空間有上限
- 大客戶自研風險：頂級客戶（Apple、Google、NVIDIA）自研 NoC，不貢獻 IP 授權營收
- ARM 繫結效應：ARM CPU 佔主導的 SoC 通常優先選 ARM CMN，壓縮獨立 IP 廠商空間
- 行業週期性：半導體下行週期中，新晶片設計專案減少，IP 授權營收滯後受影響
- 標的稀缺：Arteris 市值較小，流動性不足，機構配置難度大
常見誤讀糾偏
誤讀 1：“NoC 就是匯流排的升級版，技術門檻不高”
糾偏：NoC ≠ 多層匯流排。匯流排是集中式仲裁，NoC 是分散式包交換網路。兩者在死鎖/活鎖避免、QoS 保障、可擴充套件性、物理實現上有本質區別。設計一個能在先進工藝節點下達到目標頻寬/延遲/功耗的 NoC，需要深厚的架構+物理設計協同最佳化能力。驗證一個無死鎖、無活鎖、QoS 合規的 NoC，驗證工作量可達數千萬至數億驗證週期。
誤讀 2：“AI 晶片瓶頸只在算力（TOPS），NoC 不重要”
糾偏：AI 晶片的”Roofline”瓶頸往往不在計算端而在資料搬運端。以典型的大型模型訓練為例，矩陣乘（GEMM）的計算密度高，但 AllReduce 通訊、權重/啟用載入、梯度聚合 都依賴片內互聯頻寬。如果 NoC 頻寬不足，計算單元利用率會從理論峰值大幅下降。實際晶片的”有效算力”（realized TOPS）與 NoC 效能強相關。
誤讀 3：“NoC IP 是標準化產品，各家方案差異不大”
糾偏：NoC IP 的差異化體現在多個維度——拓撲靈活性、QoS 精細度、一致性域規模、物理實現效率（每 bit 功耗/面積）、工藝覆蓋廣度、設計自動化能力。不同應用場景（手機 vs 汽車 vs 資料中心）對這些維度的側重完全不同。例如，汽車場景要求 ASIL-B/D 功能安全認證，這是很多通用 NoC IP 不具備的。
誤讀 4：“先進工藝節點對 NoC 沒有影響”
糾偏：恰恰相反，工藝微縮對 NoC 是雙刃劍——電晶體密度提升允許更多路由邏輯和緩衝區，但金屬線 RC 延遲增加、線寬縮小導致單位長度電阻上升，使得 NoC 的物理實現（中繼插入、時鐘樹、佈線擁塞管理）變得更加困難。從 7nm 到 3nm，NoC 物理設計的複雜度顯著提升，這也抬高了 IP 適配的工程成本。
學習路徑
入門（建立直覺）
- ARM AMBA 規範概述（ARM 官網免費下載）——理解 AXI/ACE/CHI 協議基礎
- 《Networks on Chips: Theory and Practice》（Jantsch & Tenhunen）——NoC 學術經典
- Arteris 技術白皮書（arteris.com/resources）——商業 NoC IP 的工程視角
進階（理解機制）
- ARM CMN 技術參考手冊（TRM）——瞭解業界最廣泛使用的 NoC 實現細節
- “A Primer on Network-on-Chip”——IEEE 相關綜述論文
- UCIe 規範（uciexpress.org）——理解 chiplet 時代 die-to-die 互聯如何與 NoC 對接
高階（架構決策）
- 研讀 Hot Chips、ISSCC、VLSI Symposium 中 AI 晶片的互聯架構論文
- 關注 Arteris 投資者日/Presentations——從商業視角理解 NoC IP 市場演變
- 對比研究 NVIDIA NVLink、Google TPU ICI（Inter-Chip Interconnect）——瞭解自研互聯的設計權衡
一句話總結
NoC IP 是 SoC 內部資料流動的”神經網路”——在 AI 晶片算力容易堆疊、資料搬運成為核心瓶頸的時代，片上網路的頻寬、延遲和功耗效率，直接決定了晶片的”有效算力”上限。
延伸閱讀與來源
| 來源 | 內容 | 型別 |
|---|---|---|
| ARM AMBA 規範（ARM 官網） | AXI/ACE/CHI 協議詳細定義 | 官方規範 |
| Arteris SEC Filings / Investor Relations | 商業模式、營收、客戶案例 | 公開財務資料 |
| IPnest “Interface IP Survey” | 介面 IP 市場規模與份額分析 | 行業報告 |
| IEEE/ACM NoC 相關會議（NOCS, DAC, DATE） | 學術前沿 | 學術論文 |
| Hot Chips / ISSCC 會議論文 | 頂級 AI 晶片的互聯架構公開細節 | 技術會議 |
| UCIe Consortium 規範 | Chiplet die-to-die 介面標準 | 行業標準 |
| Benini & Micheli, “Networks on Chips” | NoC 領域經典教材 | 學術教材 |
本文硬規格均按”可查證來源或明確定性/估算表述”原則撰寫。未註明具體數字的引數為行業中高階 SoC 的量級參考，具體值因設計目標差異極大。[行業估算]