节点

3 秒看懂

“节点”(Node)在 AI/半导体领域有两个截然不同的含义：

• 半导体工艺节点：芯片制造技术的代际标称，如 7nm、5nm、3nm。数字已不再严格对应物理尺寸，而是晶体管集成度、性能和功耗的综合“性能台阶”。AI 训练芯片(如GPU、TPU)几乎都挤在最前沿节点上，以换取算力、能效和片内存储密度。
• 分布式计算节点：AI 集群中的一台物理服务器，包含多颗加速器(如 8×GPU)和高速网络接口。千卡/万卡集群中，节点是算力调度的最小物理单元，其拓扑、互联和散热影响训练效率。

本词条重点深耕 半导体工艺节点——它是 AI 芯片的“物理学底座”，决定了能塞进多少晶体管、能否跑得起万亿参数 MoE 模型，并会在最后简要解读计算节点语境。

3 分钟产业解释

半导体工艺节点最初指晶体管最小特征尺寸(如栅极长度或金属线半节距)，如今已演化为“等效节点”或“技术代称”。每个新节点通过材料、结构和光刻的突破，在相同面积内集成更多晶体管，并改善开关速度和漏电——即 密度、性能、能效 的铁三角。

对 AI 芯片而言，先进节点的价值尤为突出：

• 更多 SRAM：缓存放得越大，数据搬运能耗越少，这对矩阵乘法至关重要。
• 更高逻辑密度：能堆砌更多张量和向量核心，或塞入更大规模的片上网络。
• 新晶体管形态：FinFET(鳍式场效应管)撑起了从 22nm 到 5nm 的时代；到 3nm 节点，三星率先在其 3nm 工艺中引入 GAA/纳米片(Nanosheet)晶体管，台积电 3nm 仍为 FinFET，预计在 2nm 节点转向 GAA，以解决栅极全包围控制难题并继续压制漏电。

因此，AI 产业链对“台积电 N3/N2 是否良率达标”“三星 GAA 进度”“英特尔 Intel 18A 能否夺回制程领导力”高度敏感。一纸制程路线图，往往是算力爆发的先行指标。

15 分钟专家深入

工艺节点可拆解为四层：

1. 光刻与图案化：193nm 浸没式 → EUV(13.5nm 极紫外) → 高数值孔径 EUV(High‑NA)，直接决定最小线宽和套刻精度。
2. 晶体管架构：平面 MOSFET → FinFET(22nm 左右引入) → 水平纳米片/GAA(约 3nm/2nm 节点)。GAA 将沟道完全包裹在栅极中，大幅提升栅控能力，允许更小的泄漏电流和更好的驱动。
3. 互连与介质：随着线宽缩微，RC 延迟成为瓶颈。节点升级常伴随低介电常数介质(Low‑k)、气隙、以及铜/钴/钌等新金属层的引入。先进节点通常拥有 10 层以上金属，部分关键层用 EUV 单次曝光。
4. 设计技术协同优化(DTCO)：并非仅靠光刻和晶体管；单元库、SRAM 位单元、标准单元轨道高度都需与工艺配合设计，以实现密度增益。

MoE 的巨大硅需求：MoE 模型虽然激活参数仅占总量一小部分(几分之一)，但所有专家权重都需常驻内存。先进节点提供的高密度 HBM 接口(利用 CoWoS/Si interposer)是承载全量参数的基础，专家权重常驻于 HBM 而非 SRAM。可以说，没有 HBM 的容量和先进封装，单颗芯片就吞不下一个 8×7B 的 MoE 专家集合。

技术原理(最深)

从平面 MOSFET 到 GAA 的物理学

传统平面 MOSFET 电流沿半导体表面流过，栅极仅在顶部控制。栅长缩短时，源漏间电场渗透加剧，导致亚阈值漏电激增——所谓“短沟道效应”。FinFET 将一个垂直“鳍”从三个侧面(顶部+两侧)用栅极包裹，增强了栅对沟道的静电控制，将漏电路径大大压缩，从而允许进一步缩小尺寸且维持可接受的关态电流。

但 FinFET 也有极限：鳍高/鳍宽的比例和形状难以无限优化，向 5nm 以下迈进时，三个面包裹已不够。环绕栅极(GAA)纳米片应运而生：沟道变成由数层薄硅纳米片堆叠而成，栅极材料 完全环绕 每一片纳米片(四个面)，栅控力达到最强。此外，纳米片的宽度可调，让设计师在相同工艺下选择更宽(高驱动)或更窄(低功耗)的器件——即“一个工艺，多个器件”。

工艺与设计协同(典型流程,省略数值)

    定义标准单元架构
         │
    光刻/刻蚀能力 ──┼── 晶体管性能模型(TCAD)
         │
    互连寄生抽取 ──┼── 单元级 PPA 优化
         │
    EDA 工具验证 ──┼── 库特征化
         │
    设计规则手册(DRM) → 芯片设计

Source: 典型 DTCO 流程,各厂商公开技术论坛

并行训练视角下的节点影响(定性)

张量并行中的 AllReduce 通信量虽与节点无关，但更密集的逻辑让同一 Die 内可以放下更多计算核心，减少跨芯片通信需求；HBM 的接口物理层(PHY)也受节点优化，能在同等面积下支持更高速率和更宽位宽，直接提升显存带宽——这对大模型训练中梯度同步和数据搬运至关重要。

技术演进史

1. 微米时代(1971–1997)：从 10μm 到 0.35μm，平面 CMOS 不断缩小，直到 0.18μm 附近面临氧化层隧穿和短沟道效应，开始了材料创新(如应变硅、高 K/金属栅)。
2. 90nm–28nm 平面冲刺(2003–2011)：引入应变硅(90nm)、高 K/金属栅(45nm)，不断延续摩尔定律，但漏电控制已到物理极限。
3. FinFET 纪元(2011 英特尔 22nm,随后台积电 16nm,三星 14nm 导入)：三维鳍式晶体管带来 7–10 年的节点推进，从 16/14nm 一路迭代到 7nm、5nm(台积电 N5 家族仍为 FinFET)。
4. GAA 转折点(2022 三星 3GAE,2023 以后台积电 N2,英特尔 20A/18A)：纳米片/带状场效应晶体管全面取代 FinFET，结合背面供电(BSPDN)和 EUV 使用比例加大，突破 2nm 门槛。

技术路线对比(量化表)

以下数值主要依据各厂技术论坛、ISSCC 论文及行业分析，[ ] 内标注来源性质，某些具体数字存在估算成分。

注意：密度数值取自各家最佳密度库(如高密度库)，并非普遍可实现密度；SRAM 尺寸为位单元面积。所有数字请核查厂商最新发布。

上下游

• 上游：晶圆材料(硅片、SOI)、光刻机(ASML, 尼康, 佳能)、光刻胶与化学品(JSR、东京应化)、沉积/刻蚀设备(Lam, 应材、TEL)、CMP 耗材、检测量测(KLA 等)、EDA 工具(Cadence, Synopsys, Ansys)以及 IP 提供商(Arm, SiFive)。
• 中游：晶圆代工厂(TSMC, Samsung Foundry, Intel Foundry, UMC, 中芯国际, GlobalFoundries)和 IDM(Intel 在转型成代工+IDM, 德州仪器模拟为主，不追求前沿逻辑)。
• 下游：AI 芯片设计公司(NVIDIA, AMD, Intel Habana, Google TPU, 亚马逊 Trainium, 国内寒武纪、海思等)将确定好的节点版图交付流片；封装测试(日月光、安靠、台积电 CoWoS 集成)；最终由超大规模云商、企业采购构建集群。

关键指标

• 晶体管密度(MTr/mm²)：最直观的集成度指标，但高度依赖设计库(高性能 vs 高密度)，设计厂商实际使用时往往达不到峰值。
• 性能 vs 功耗曲线：标称“同功耗下频率提升 X%，或同性能下功耗降低 Y%”，是节点营销的核心话术，需审慎看待实际产品表现。
• SRAM 位单元面积：AI 芯片对缓存容量极其敏感，SRAM 微缩能否跟进逻辑微缩是决定 SRAM 密度增长的关键痛点。
• 良率与缺陷密度(D0)：直接决定成本。先进节点早期 D0 高，随时间改善；AI 芯片往往是大面积 Die，良率影响显著。
• 量产时间与实际客户芯片上市：常存在“风险量产”与“量产”差异，AI 芯片公司需据此决策流片节奏。

供需与市场数据

• 全球代工市场规模：2023 年约 1,100–1,200 亿美元 [TrendForce 等机构公开统计数据]。台积电占六成左右，先进制程(16nm 及以下)贡献其大部分营收，其中 5nm/3nm 占比快速攀升 [台积电财报]。
• AI 对先进节点的消耗：NVIDIA H100 每卡约 814mm² 芯片面积 [NVIDIA 公布]，AMD MI300X 采用 chiplet 策略，晶圆面积需求巨大。大模型军备竞赛使 AI 芯片订单成为先进节点最强驱动力之一，甚至与手机 SoC 抢产能。
• 产能约束：先进封装(CoWoS)成为瓶颈，而非仅晶圆节点本身。台积电正急剧扩张 CoWoS 产能，带动设备供应链需求。
• 区域布局：美、欧、日、印均补贴建厂，台积电在美、日、德设厂，三星在美扩产，英特尔在美欧兴建巨大 Fab。先进节点产能不再集中于台湾一隅，但核心研发仍高度集中在台湾。

代表公司与资本映射

• 台积电(Taiwan Semiconductor)：几乎垄断 AI 训练芯片代工。其 N5/N4 家族至今仍是绝大部分 AI GPU/ASIC 的承载，N3 逐步接棒，N2 按计划 2025 量产。资本市场关注：月度营收、资本开支指引、N2 良率、先进封装产能扩充。
• 英特尔(Intel)：IDM2.0 策略下，以 Intel 7/4/3 追赶，20A/18A 试图实现制程回归。若与 NVIDIA/AMD 达成代工合作，将重塑产业格局。
• 三星(Samsung)：3nm GAA 抢先量产，但良率和大客户导入之路艰难。若能突破，能分散供应链风险。
• 设备与材料：ASML(光刻机唯一 EUV 供应商)，应用材料、Lam Research、TEL(刻蚀/沉积)，KLAC(检测量测)，信越化学、SUMCO(硅片)，JSR、TOK(光刻胶)等。先进节点演进为其带来 ASP 提升。
• AI 芯片设计及云商：NVIDIA、AMD、Broadcom(定制 ASIC,如 Google TPU)、Marvell、AWS(自研芯片)、Microsoft、Meta。它们对节点选择(例如是否冒险使用未成熟的 GAA)直接影响成本和性能领先性。

投资逻辑

1. 制程领导力 = 算力垄断的基石：谁先量产高良率、高效率的下一代节点，谁就锁定接下来的 AI 芯片大单。当前台积电 N3 已握在手，N2 象征续命能力。关注 N2 的 D0 及 SRAM 微缩数据。
2. GAA 与新材料的转折支点：GAA 衍生出纳米片、 forksheet、CFET 等流派，背面供电网络(BSPDN)成为差异化因子。英特尔 PowerVia + RibbonFET 组合拳，和台积电 N2 + 背面供电(后续引入)的对决，决定 2025–2030 年格局。
3. 先进封装绑定节点：AI 芯片命运不只靠 transistor，还靠如何将它们缝合在一起。CoWoS-L、EMIB 等先进封装技术的产能增加和良率提升，与节点投资同样重要，构成“晶圆+封装”双稀缺。
4. 地缘政治风险扰动：芯片战时格局导致“去台化”呼声下，台积电、英特尔、三星各方均受刺激政策加持，形成资本支出周期的超级波。

常见误读纠偏

1. “5nm 就是指晶体管的栅极长度是 5 纳米”
   这是一项彻底误区。实际 FinFET 沟道长度远大于节点标称。自 90 年代以来，“X nm”已演化为性能当量标签，意思是与前一代相比，在密度/性能/功耗上的综合缩放幅度相当于想象中从上一代到 X nm 的物理缩小。物理栅长约在 10nm 以上 [参考 IEEE 相关论文]。不同厂商同名节点完全无可比性。

2. “台积电 N2 就是第一个 GAA 节点，三星的 3nm 不是 GAA”
   实际上三星 3nm 节点(3GAE/3GAP)确实是 GAA 架构(三星称之为 MBCFET)，并且量产比台积电 N2 早两年以上。但三星的 GAA 良率与性能未获广泛认可，导致商业上不成功。台积电的 N2 将是其首个 GAA 节点，预计 2025 量产。所以“哪家先推出 GAA”和“哪家 GAA 赢得市场”是两个概念。

3. “更高密度一定带来更好能效”
   不一定。随工艺微缩，泄漏控制更好，但互连线 RC 延迟恶化，某些逻辑路径甚至变慢；SRAM 电压不能无限制缩小导致电流泄漏也成问题。DTCO 和设计技巧(如混合不同阈值电压的库)至关重要。真正收益需要看具体产品的功耗/频率曲线，而非单纯工艺标称。

学习路径

• 从器件物理入门：《半导体器件物理》(施敏)、《微电子器件》(Taur & Ning)。理解 MOSFET 阈值电压、漏极诱导势垒降低(DIBL)等，才能看懂 FinFET/GAA 的改进。
• 工艺技术专题：在线平台 WikiChip (wikichip.org) 对各节点有详尽分析；AnandTech 工艺专题；IEEE ISSCC/VLSI Symposium 论文可看到最新 SRAM 和处理器测试芯片数据。
• IDM 与代工动态：IC Knowledge, SemiAnalysis, TechInsights 等付费订阅提供深度节点拆解和成本模型。台积电技术研讨会、Intel Architecture Day、Samsung Foundry Forum 的公开资料是必读一手信源。
• AI 集群节点视角：阅读 NVIDIA DGX、HPC 架构白皮书，或 IEEE/ACM 会议上的大模型训练论文(如 Megatron-LM)，理解计算节点的拓扑(Spine‑Leaf, Dragonfly)及节点间互连(NVLink/IB)。
• 视野扩展：C. C. Liu 等人在 IEEE 上的演进回顾(例如“A Brief History of the Semiconductor Node”类型文章)，可帮助把握整体脉络。

一句话总结

“节点”是半导体工艺的时代印章，每进一步都从晶体管、互连到设计方法论进行系统换血；AI 大模型的算力断层，本质上源自晶圆厂能否在合适的节点上提供足量、高良率且可冷却的硅面积。

延伸阅读与来源

• WikiChip 节点数据库：https://en.wikichip.org/wiki/technology_node
• TSMC Official Technology Roadmap：https://www.tsmc.com/english/dedicatedFoundry/technology/logic
• Intel Process Technology：https://www.intel.com/content/www/us/en/silicon-innovations/intel-process.html
• Samsung Foundry Technology：https://semiconductor.samsung.com/foundry/
• IEEE Spectrum：“The Node Is Nonsense” Interview (2013) – 揭示命名虚实的经典文章。
• 各公司季度财报幻灯片及技术论坛 Presentation(TSMC Technology Symposium, Intel Accelerated, Samsung SAFE Forum)
• 行业分析：IC Knowledge “2023 Cost Model”, TechInsights “Logic Process Roadmaps”
• 关于 AI 集群节点：NVIDIA DGX H100 架构白皮书, 《Efficient Large-Scale Language Model Training on GPU Clusters》(Megatron-LM 相关论文)

声明：本文中具体数字如无准确来源标注均为行业公开估算或公开资料，请以厂商最新发布为准。