節點
3 秒看懂
“節點”(Node)在 AI/半導體領域有兩個截然不同的含義：
- 半導體工藝節點：晶片製造技術的代際標稱，如 7nm、5nm、3nm。數字已不再嚴格對應物理尺寸，而是電晶體整合度、效能和功耗的綜合“效能臺階”。AI 訓練晶片(如GPU、TPU)幾乎都擠在最前沿節點上，以換取算力、能效和片記憶體儲密度。
- 分散式計算節點：AI 叢集中的一臺物理伺服器，包含多顆加速器(如 8×GPU)和高速網路介面。千卡/萬卡叢集中，節點是算力排程的最小物理單元，其拓撲、互聯和散熱影響訓練效率。
本詞條重點深耕 半導體工藝節點——它是 AI 晶片的“物理學底座”，決定了能塞進多少電晶體、能否跑得起萬億引數 MoE 模型，並會在最後簡要解讀計算節點語境。
3 分鐘產業解釋
半導體工藝節點最初指電晶體最小特徵尺寸(如柵極長度或金屬線半節距)，如今已演化為“等效節點”或“技術代稱”。每個新節點通過材料、結構和光刻的突破，在相同面積內整合更多電晶體，並改善開關速度和漏電——即 密度、效能、能效 的鐵三角。
對 AI 晶片而言，先進節點的價值尤為突出：
- 更多 SRAM：快取放得越大，資料搬運能耗越少，這對矩陣乘法至關重要。
- 更高邏輯密度：能堆砌更多張量和向量核心，或塞入更大規模的片上網路。
- 新電晶體形態：FinFET(鰭式場效電晶體)撐起了從 22nm 到 5nm 的時代；到 3nm 節點，三星率先在其 3nm 工藝中引入 GAA/奈米片(Nanosheet)電晶體，台積電 3nm 仍為 FinFET，預計在 2nm 節點轉向 GAA，以解決柵極全包圍控制難題並繼續壓制漏電。
因此，AI 產業鏈對“台積電 N3/N2 是否良率達標”“三星 GAA 進度”“英特爾 Intel 18A 能否奪回製程領導力”高度敏感。一紙製程路線圖，往往是算力爆發的先行指標。
15 分鐘專家深入
工藝節點可拆解為四層：
- 光刻與圖案化：193nm 浸沒式 → EUV(13.5nm 極紫外) → 高數值孔徑 EUV(High‑NA)，直接決定最小線寬和套刻精度。
- 電晶體架構：平面 MOSFET → FinFET(22nm 左右引入) → 水平奈米片/GAA(約 3nm/2nm 節點)。GAA 將溝道完全包裹在柵極中，大幅提升柵控能力，允許更小的洩漏電流和更好的驅動。
- 互連與介質：隨著線寬縮微，RC 延遲成為瓶頸。節點升級常伴隨低介電常數介質(Low‑k)、氣隙、以及銅/鈷/釕等新金屬層的引入。先進節點通常擁有 10 層以上金屬，部分關鍵層用 EUV 單次曝光。
- 設計技術協同最佳化(DTCO)：並非僅靠光刻和電晶體；單元庫、SRAM 位單元、標準單元軌道高度都需與工藝配合設計，以實現密度增益。
MoE 的巨大矽需求：MoE 模型雖然啟用引數僅佔總量一小部分(幾分之一)，但所有專家權重都需常駐記憶體。先進節點提供的高密度 HBM 介面(利用 CoWoS/Si interposer)是承載全量引數的基礎，專家權重常駐於 HBM 而非 SRAM。可以說，沒有 HBM 的容量和先進封裝，單顆晶片就吞不下一個 8×7B 的 MoE 專家集合。
技術原理(最深)
從平面 MOSFET 到 GAA 的物理學
傳統平面 MOSFET 電流沿半導體表面流過，柵極僅在頂部控制。柵長縮短時，源漏間電場滲透加劇，導致亞閾值漏電激增——所謂“短溝道效應”。FinFET 將一個垂直“鰭”從三個側面(頂部+兩側)用柵極包裹，增強了柵對溝道的靜電控制，將漏電路徑大大壓縮，從而允許進一步縮小尺寸且維持可接受的關態電流。
但 FinFET 也有極限：鰭高/鰭寬的比例和形狀難以無限最佳化，向 5nm 以下邁進時，三個麵包裹已不夠。環繞柵極(GAA)奈米片應運而生：溝道變成由數層薄矽奈米片堆疊而成，柵極材料 完全環繞 每一片奈米片(四個面)，柵控力達到最強。此外，奈米片的寬度可調，讓設計師在相同工藝下選擇更寬(高驅動)或更窄(低功耗)的器件——即“一個工藝，多個器件”。
工藝與設計協同(典型流程,省略數值)
定義標準單元架構
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光刻/刻蝕能力 ──┼── 電晶體效能模型(TCAD)
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互連寄生抽取 ──┼── 單元級 PPA 最佳化
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EDA 工具驗證 ──┼── 庫特徵化
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設計規則手冊(DRM) → 晶片設計Source: 典型 DTCO 流程,各廠商公開技術論壇
並行訓練視角下的節點影響(定性)
張量並行中的 AllReduce 通訊量雖與節點無關，但更密集的邏輯讓同一 Die 內可以放下更多計算核心，減少跨晶片通訊需求；HBM 的介面物理層(PHY)也受節點最佳化，能在同等面積下支援更高速率和更寬位寬，直接提升視訊記憶體頻寬——這對大型模型訓練中梯度同步和資料搬運至關重要。
技術演進史
- 微米時代(1971–1997)：從 10μm 到 0.35μm，平面 CMOS 不斷縮小，直到 0.18μm 附近面臨氧化層隧穿和短溝道效應，開始了材料創新(如應變矽、高 K/金屬柵)。
- 90nm–28nm 平面衝刺(2003–2011)：引入應變矽(90nm)、高 K/金屬柵(45nm)，不斷延續摩爾定律，但漏電控制已到物理極限。
- FinFET 紀元(2011 英特爾 22nm,隨後台積電 16nm,三星 14nm 匯入)：三維鰭式電晶體帶來 7–10 年的節點推進，從 16/14nm 一路迭代到 7nm、5nm(台積電 N5 家族仍為 FinFET)。
- GAA 轉折點(2022 三星 3GAE,2023 以後台積電 N2,英特爾 20A/18A)：奈米片/帶狀場效應電晶體全面取代 FinFET，結合背面供電(BSPDN)和 EUV 使用比例加大，突破 2nm 門檻。
技術路線對比(量化表)
以下數值主要依據各廠技術論壇、ISSCC 論文及行業分析，[ ] 內標註來源性質，某些具體數字存在估算成分。
| 節點(廠商) | 量產年份 | 電晶體架構 | 關鍵光刻 | 邏輯密度(約,MTr/mm²) | SRAM 單元尺寸 | 主要 AI 晶片用例 |
|---|---|---|---|---|---|---|
| TSMC N7 / N7P | 2018–2019 | FinFET | 193i + 有限 EUV | ~91–96.5 [台積電公開] | ~0.027 µm² | A100, Zen2 CCD |
| TSMC N5 / N4 | 2020–2021 | FinFET | EUV 大量 | ~171–185 [台積電資料] | ~0.021 µm² | H100 (A100 後繼, N4), B200 (Blackwell, 4NP), Apple M 系列 |
| TSMC N3 / N3E | 2022–2023 | FinFlex(FinFET) | EUV + 多圖案化 | 約 190–215 [根據公開分析] | ~0.0199 µm² | 手機 SoC |
| TSMC N2 | 2025(預計) | GAA(奈米片) | EUV,可能引入 High‑NA | 顯著提升(台積電稱效能/功耗飛躍) | 進一步縮小 [未充分揭露] | 下代 AI 訓練/推論晶片 |
| Intel 7(原10nm ESF) | 2021 | FinFET | 193i | ~100–106 [Intel] | 類似 N7 級 | Ponte Vecchio 部分 tile[推測] |
| Intel 4 | 2022–2023 | FinFET | EUV | ~160 [Intel] | 顯著縮小 | Meteor Lake compute tile |
| Intel 3 | 2023–2024 | FinFET | EUV + | 更高效能,密度提升 | 改善 | Xeon 6, 可能用於 AI 加速器? |
| Intel 20A / 18A | 2024–2025 | RibbonFET(GAA) + PowerVia(背面供電) | EUV + High‑NA(18A 可能) | 宣稱顯著超越競品 [Intel 路線圖] | 未公開 | 下代 AI 加速器 |
| Samsung 5LPE | 2020 | FinFET | EUV | ~126–135 [分析估算] | 約 0.026 µm² | 部分自家 Exynos, 代工客戶 |
| Samsung 3GAP(GAA) | 2023–2024 | MBCFET(GAA) | EUV | 約 150–170 [分析估算] | 縮小,但良率受質疑 | 少量產品 |
| Samsung SF2 | 2025(預計) | GAA | EUV + | 進一步最佳化 | N/A | 未來 AI 晶片可能 |
注意：密度數值取自各家最佳密度庫(如高密度庫)，並非普遍可實現密度；SRAM 尺寸為位單元面積。所有數字請核查廠商最新發布。
上下游
- 上游：晶圓材料(矽片、SOI)、光刻機(ASML, 尼康, 佳能)、光刻膠與化學品(JSR、東京應化)、沉積/刻蝕裝置(Lam, 應材、TEL)、CMP 耗材、檢測量測(KLA 等)、EDA 工具(Cadence, Synopsys, Ansys)以及 IP 提供商(Arm, SiFive)。
- 中游：晶圓代工廠(TSMC, Samsung Foundry, Intel Foundry, UMC, 中芯國際, GlobalFoundries)和 IDM(Intel 在轉型成代工+IDM, 德州儀器模擬為主，不追求前沿邏輯)。
- 下游：AI 晶片設計公司(NVIDIA, AMD, Intel Habana, Google TPU, 亞馬遜 Trainium, 國內寒武紀、海思等)將確定好的節點版圖交付流片；封裝測試(日月光、安靠、台積電 CoWoS 整合)；最終由超大規模雲端商、企業採購建置叢集。
關鍵指標
- 電晶體密度(MTr/mm²)：最直觀的整合度指標，但高度依賴設計庫(高效能 vs 高密度)，設計廠商實際使用時往往達不到峰值。
- 效能 vs 功耗曲線：標稱“同功耗下頻率提升 X%，或同性能下功耗降低 Y%”，是節點營銷的核心話術，需審慎看待實際產品表現。
- SRAM 位單元面積：AI 晶片對快取容量極其敏感，SRAM 微縮能否跟進邏輯微縮是決定 SRAM 密度增長的關鍵痛點。
- 良率與缺陷密度(D0)：直接決定成本。先進節點早期 D0 高，隨時間改善；AI 晶片往往是大面積 Die，良率影響顯著。
- 量產時間與實際客戶晶片上市：常存在“風險量產”與“量產”差異，AI 晶片公司需據此決策流片節奏。
供需與市場資料
- 全球代工市場規模：2023 年約 1,100–1,200 億美元 [TrendForce 等機構公開統計資料]。台積電佔六成左右，先進製程(16nm 及以下)貢獻其大部分營收，其中 5nm/3nm 佔比快速攀升 [台積電財報]。
- AI 對先進節點的消耗：NVIDIA H100 每卡約 814mm² 晶片面積 [NVIDIA 公佈]，AMD MI300X 採用 chiplet 策略，晶圓面積需求巨大。大型模型軍備競賽使 AI 晶片訂單成為先進節點最強驅動力之一，甚至與手機 SoC 搶產能。
- 產能約束：先進封裝(CoWoS)成為瓶頸，而非僅晶圓節點本身。台積電正急劇擴張 CoWoS 產能，帶動裝置供應鏈需求。
- 區域版面配置：美、歐、日、印均補貼建廠，台積電在美、日、德設廠，三星在美擴產，英特爾在美歐興建巨大 Fab。先進節點產能不再集中於臺灣一隅，但核心研發仍高度集中在臺灣。
代表公司與資本對映
- 台積電(Taiwan Semiconductor)：幾乎壟斷 AI 訓練晶片代工。其 N5/N4 家族至今仍是絕大部分 AI GPU/ASIC 的承載，N3 逐步接棒，N2 按計劃 2025 量產。資本市場關注：月度營收、資本支出展望、N2 良率、先進封裝產能擴充。
- 英特爾(Intel)：IDM2.0 策略下，以 Intel 7/4/3 追趕，20A/18A 試圖實現製程迴歸。若與 NVIDIA/AMD 達成代工合作，將重塑產業格局。
- 三星(Samsung)：3nm GAA 搶先量產，但良率和大客戶匯入之路艱難。若能突破，能分散供應鏈風險。
- 裝置與材料：ASML(光刻機唯一 EUV 供應商)，應用材料、Lam Research、TEL(刻蝕/沉積)，KLAC(檢測量測)，信越化學、SUMCO(矽片)，JSR、TOK(光刻膠)等。先進節點演進為其帶來 ASP 提升。
- AI 晶片設計及雲端商：NVIDIA、AMD、Broadcom(定製 ASIC,如 Google TPU)、Marvell、AWS(自研晶片)、Microsoft、Meta。它們對節點選擇(例如是否冒險使用未成熟的 GAA)直接影響成本和效能領先性。
投資邏輯
- 製程領導力 = 算力壟斷的基石：誰先量產高良率、高效率的下一代節點，誰就鎖定接下來的 AI 晶片大單。當前台積電 N3 已握在手，N2 象徵續命能力。關注 N2 的 D0 及 SRAM 微縮資料。
- GAA 與新材料的轉折支點：GAA 衍生出奈米片、 forksheet、CFET 等流派，背面供電網路(BSPDN)成為差異化因子。英特爾 PowerVia + RibbonFET 組合拳，和台積電 N2 + 背面供電(後續引入)的對決，決定 2025–2030 年格局。
- 先進封裝繫結節點：AI 晶片命運不只靠 transistor，還靠如何將它們縫合在一起。CoWoS-L、EMIB 等先進封裝技術的產能增加和良率提升，與節點投資同樣重要，構成“晶圓+封裝”雙稀缺。
- 地緣政治風險擾動：晶片戰時格局導致“去臺化”呼聲下，台積電、英特爾、三星各方均受刺激政策加持，形成資本支出週期的超級波。
常見誤讀糾偏
-
“5nm 就是指電晶體的柵極長度是 5 奈米”
這是一項徹底誤區。實際 FinFET 溝道長度遠大於節點標稱。自 90 年代以來，“X nm”已演化為效能當量標籤，意思是與前一代相比，在密度/效能/功耗上的綜合縮放幅度相當於想像中從上一代到 X nm 的物理縮小。物理柵長約在 10nm 以上 [參考 IEEE 相關論文]。不同廠商同名節點完全無可比性。 -
“台積電 N2 就是第一個 GAA 節點，三星的 3nm 不是 GAA”
實際上三星 3nm 節點(3GAE/3GAP)確實是 GAA 架構(三星稱之為 MBCFET)，並且量產比台積電 N2 早兩年以上。但三星的 GAA 良率與效能未獲廣泛認可，導致商業上不成功。台積電的 N2 將是其首個 GAA 節點，預計 2025 量產。所以“哪家先推出 GAA”和“哪家 GAA 贏得市場”是兩個概念。 -
“更高密度一定帶來更好能效”
不一定。隨工藝微縮，洩漏控制更好，但互連線 RC 延遲惡化，某些邏輯路徑甚至變慢；SRAM 電壓不能無限制縮小導致電流洩漏也成問題。DTCO 和設計技巧(如混合不同閾值電壓的庫)至關重要。真正收益需要看具體產品的功耗/頻率曲線，而非單純工藝標稱。
學習路徑
- 從器件物理入門：《半導體器件物理》(施敏)、《微電子器件》(Taur & Ning)。理解 MOSFET 閾值電壓、漏極誘導勢壘降低(DIBL)等，才能看懂 FinFET/GAA 的改進。
- 工藝技術專題：線上平台 WikiChip (wikichip.org) 對各節點有詳盡分析；AnandTech 工藝專題；IEEE ISSCC/VLSI Symposium 論文可看到最新 SRAM 和處理器測試晶片資料。
- IDM 與代工動態：IC Knowledge, SemiAnalysis, TechInsights 等付費訂閱提供深度節點拆解和成本模型。台積電技術研討會、Intel Architecture Day、Samsung Foundry Forum 的公開資料是必讀一手信源。
- AI 叢集節點視角：閱讀 NVIDIA DGX、HPC 架構白皮書，或 IEEE/ACM 會議上的大型模型訓練論文(如 Megatron-LM)，理解計算節點的拓撲(Spine‑Leaf, Dragonfly)及節點間互連(NVLink/IB)。
- 視野擴充套件：C. C. Liu 等人在 IEEE 上的演進回顧(例如“A Brief History of the Semiconductor Node”型別文章)，可幫助把握整體脈絡。
一句話總結
“節點”是半導體工藝的時代印章，每進一步都從電晶體、互連到設計方法論進行系統換血；AI 大型模型的算力斷層，本質上源自晶圓廠能否在合適的節點上提供足量、高良率且可冷卻的矽面積。
延伸閱讀與來源
- WikiChip 節點資料庫：https://en.wikichip.org/wiki/technology_node
- TSMC Official Technology Roadmap：https://www.tsmc.com/english/dedicatedFoundry/technology/logic
- Intel Process Technology：https://www.intel.com/content/www/us/en/silicon-innovations/intel-process.html
- Samsung Foundry Technology：https://semiconductor.samsung.com/foundry/
- IEEE Spectrum：“The Node Is Nonsense” Interview (2013) – 揭示命名虛實的經典文章。
- 各公司季度財報幻燈片及技術論壇 Presentation(TSMC Technology Symposium, Intel Accelerated, Samsung SAFE Forum)
- 行業分析：IC Knowledge “2023 Cost Model”, TechInsights “Logic Process Roadmaps”
- 關於 AI 叢集節點：NVIDIA DGX H100 架構白皮書, 《Efficient Large-Scale Language Model Training on GPU Clusters》(Megatron-LM 相關論文)
宣告：本文中具體數字如無準確來源標註均為行業公開估算或公開資料，請以廠商最新發布為準。