NRZ（Non-Return-to-Zero，不归零编码）

3 秒看懂

NRZ 是最基础的数字基带编码方式：用两个电压电平直接表示 0 和 1，信号在比特间隙内不回到零电平。在高速互连语境中，NRZ 即 PAM-2（2 电平脉冲幅度调制），每个符号承载 1 bit 信息，是 PAM-4（每符号 2 bit）出现前几乎所有有线数字通信的默认物理层编码。

3 分钟产业解释

为什么”NRZ”在 AI 算力时代被反复提及？

NRZ 本身并非新技术，但它正处在一个关键的产业拐点：从绝对主流走向被 PAM-4 逐步替代。这条替代路线直接关系到 AI 数据中心的每比特成本和功耗。

历史常态：从 1G/10G/25G 以太网到 DDR4 内存总线，NRZ（PAM-2）统治了数十年。信号质量分析清晰（眼图一张嘴），PHY 设计成熟。
拐点信号：当单通道速率需求推到 56 Gbps 乃至 112 Gbps 时，NRZ 面临信道损耗和带宽瓶颈。行业转向 PAM-4——在相同符号率下传输两倍数据，代价是每符号电平间距缩小、信噪比（SNR）恶化约 9.5 dB（定性计算：PAM-4 的电平间距是 PAM-2 的 1/3，SNR 损失 ≈ 20·log₁₀(3) ≈ 9.5 dB）。
当前格局：25G/lane及以下（如10G/25G）以NRZ为主，50G/lane及以上已主流转向PAM-4；未来 224G/lane 可能进一步采用 PAM-4 或其他高阶调制。但在短距板内互连、部分存储接口、低速管理总线中，NRZ 因其低复杂度、低功耗、鲁棒性强的特点仍不可替代。

一句话说清楚产业意义：NRZ 是理解”为什么 PAM-4 更贵更复杂但必须用”的基准参照物。

15 分钟专家深入

1. NRZ 的核心定义与分类

NRZ 是一类**线路编码（line coding）**的统称，核心特征是比特间隙内信号不归零。主要有两种子类型：

子类型	编码规则	同步能力	典型应用
NRZ-L（Level）	高电平 = 1，低电平 = 0（或反之）	遇连 0/连 1 时无跳变，时钟恢复困难	并行总线、短距板内互连
NRZ-I（Invert）	遇 1 反转电平，遇 0 保持不变	连 0 时仍可能无跳变，通常配合 8b/10b 等编码	USB 2.0

在高速 SerDes 和以太网讨论中，“NRZ”几乎专指 NRZ-L 即 PAM-2，因为这类场景通过 CDR（Clock and Data Recovery）电路和均衡器解决时钟问题，不再依赖编码本身的跳变密度。

2. 信号域关键特性

NRZ (PAM-2) 信号示意：
电压
  V_H ──────┐     ┌──────────┐
            │     │          │
  0V  ──────┘     └──────────┘    ← 不归零
  V_L         ┌──────────┐
              │          │
  ────────────┘          └──────
  
  |← T_sym →|← T_sym →|        T_sym = 1 / 比特率
  每个符号 = 1 bit

关键频域参数：

符号率 = 比特率（每符号 1 bit）
奈奎斯特频率 = 比特率 / 2（单边带宽最低需求）
实际所需模拟带宽受滚降系数影响，约为 0.5～0.7 × 比特率（升余弦滤波模型）
对比 PAM-4：符号率 = 比特率 / 2，同等比特率下所需模拟带宽减半

3. 与 PAM-4 的量化对比（核心技术权衡）

NRZ vs PAM-4 电平分布示意：

NRZ (PAM-2):          PAM-4:
  ┌─ 1                   ┌─ 11 (+3A)
  │                       │
  │                       ├─ 10 (+A)
──┼── 判决门限          ──┼──
  │                       ├─ 01 (-A)
  │                       │
  └─ 0                   └─ 00 (-3A)

电平间距: ΔV_NRZ = A     电平间距: ΔV_PAM4 = A/3（相对于等幅摆幅）
SNR代价:  基准 0 dB        -20·log₁₀(3) ≈ -9.5 dB

4. 高速链路中的均衡需求

NRZ 在高速率下的主要挑战是信道间码干扰（ISI）：

CTLE（连续时间线性均衡）：高频增益补偿，对 NRZ 来说通常就足够应对 ≤ 28 Gbps 的场景
DFE（判决反馈均衡）：消除后游标 ISI，25-28 Gbps NRZ 链路常见
FFE（前馈均衡，发送端）：Tx 端预加重/去加重

PAM-4 由于电平间距小，对均衡精度要求更高，还需要**FEC（前向纠错）**配合。这是 PAM-4 设计复杂度高于 NRZ 的核心原因之一。

5. 眼图差异

NRZ 眼图：            PAM-4 眼图：
  ╱╲                    ╱╲  ╱╲  ╱╲
 ╱  ╲                  ╱  ╲╱  ╲╱  ╲
╱    ╲                ╱    ╲    ╱   ╲
      ╲              ╱            ╲
  单眼，裕量大       三眼叠加，裕量小，对噪声敏感

NRZ 眼图的”眼睛”大、判决清晰；PAM-4 有三个水平眼缝，垂直裕量仅约 NRZ 的 1/3，对串扰、噪声、jitter 更敏感。

技术原理（最深）

6. NRZ 的数学描述

NRZ 信号可建模为：

s(t) = Σ aₙ · p(t - nT)

其中：

aₙ ∈ {+1, -1}（归一化电平，PAM-2 两个值）
p(t) 为脉冲成形函数（理想矩形或升余弦）
T = 1 / Rb（比特间隔，Rb = 比特率）

功率谱密度（PSD）：

对于等概率随机 NRZ 序列，矩形脉冲成形的 PSD 为：

S(f) = (A²T/4) · sinc²(fT)

其中 sinc(fT) = sin(πfT)/(πfT)。第一零点在 f = 1/T = Rb 处。这意味着NRZ 信号的能量主要集中在 0 到 Rb 的频段内，奈奎斯特频率为 Rb/2。

7. 时钟恢复与游程长度

NRZ-L 的固有缺陷：长连 0 或连 1 导致信号无跳变，CDR 电路无法恢复时钟。解决方案：

线路编码：8b/10b（光纤通道、PCIe Gen1/2、千兆以太网）、64b/66b（10G+以太网）保证足够的跳变密度
加扰（Scrambling）：统计上打破连 0/连 1 模式
NRZ-I：至少每遇到一个 1 就跳变（但仍需防止长连 0）

8. 信道模型与 ISI

高速 NRZ 链路的信道可用 S 参数（S21）描述。在 PCB 走线、连接器、过孔等引入的频率相关衰减导致：

幅度衰减：高频分量衰减大于低频（趋肤效应、介质损耗）
码间干扰（ISI）：前一比特的尾巴”拖”到当前比特的判决点

信道的插入损耗在奈奎斯特频率处的经验阈值（定性判断）：

信道损耗 @ Nyquist	NRZ 链路可行性
< 20 dB	裕量充足
20–30 dB	需要 CTLE + DFE
> 30 dB	NRZ 眼图闭合，转向 PAM-4 + FEC

以上阈值为行业定性经验值，具体裕量取决于发送摆幅、噪声底、均衡能力，无单一精确数值。[工程经验估算]

9. 功耗模型

NRZ 的 ADC/DSP 复杂度远低于 PAM-4：

组件	NRZ (PAM-2)	PAM-4
DAC/ADC 精度	低（1-bit 判决即可）	需 5-6 bit+
均衡复杂度	CTLE + DFE	CTLE + DFE + 可能的 MLSE 或 ADC-based Rx
FEC	通常不需要	需要（RS-544、KP FEC 等）
SerDes 单通道功耗	较低	较高（约增 50%+，视工艺和设计而定）[供应链估算]

技术演进史

时间轴（NRZ 主导 → PAM-4 接棒的关键节点）：

1960s ─── RS-232 采用 NRZ-L，最早的串行数据通信标准之一
  │
1980s ─── 以太网（10BASE5/10BASE-T）使用 Manchester 编码
  │        （Manchester 为双相编码，不属于 RZ 家族）
  │
1990s ─── 快速以太网 100BASE-TX → MLT-3 线路编码
  │        千兆以太网 → 8b/10b + NRZ（PAM-5 用于 1000BASE-T 线路编码）
  │
2000s ─── 10GbE / PCIe Gen1-2 → NRZ + 8b/10b 或 128b/130b
  │        SerDes 速率: 3.125 ~ 10 Gbps
  │
2010s ─── 25G NRZ SerDes 成为数据中心主流（25GE/100GE）
  │        PCIe Gen3 (8 GT/s) 仍为 NRZ + 128b/130b
  │        内存: DDR4 采用 NRZ 信号
  │
2017 ──── IEEE 802.3bs 定义 400GbE，首次大规模引入 50G/lane PAM-4
  │
2020s ─── 56G / 112G PAM-4 SerDes 成为 400G/800G 以太网主力
  │        PCIe Gen5 (32 GT/s) 仍为 NRZ
  │        PCIe Gen6 (64 GT/s) → 首次引入 PAM-4 + FEC
  │        DDR5: DQ 总线仍为 NRZ（但频率显著提升）
  │
未来 ──── 224G/lane SerDes: PAM-4 或更高阶调制
           CXL/UCIe: 短距互连中 NRZ 与 PAM-4 并存

注意：PCIe Gen5 仍为 NRZ 是一个值得注意的点——PCIe 路线直到 Gen6 才转向 PAM-4。[PCI-SIG 规范]

技术路线对比

维度	NRZ (PAM-2)	PAM-4	说明
每符号比特数	1	2
符号率 @ 100 Gbps	100 GBaud	50 GBaud	PAM-4 所需模拟带宽减半
信噪比代价	基准 0 dB	−9.5 dB	等幅摆幅下电平间距 1/3
FEC 需求	通常不需要	通常需要	增加延迟与复杂度
模拟带宽需求	高（∝ 比特率）	低（∝ 比特率/2）	PAM-4 对模拟带宽友好
ADC/DAC 复杂度	低	高	PAM-4 需更高分辨率
单通道最高速率（量产）	~28 Gbps（NRZ SerDes）/ 32 GT/s（PCIe Gen5）	112 Gbps（SerDes）	[行业实际部署经验]
功耗/通道	较低	较高（约 +30-60%）	[供应链估算，视工艺节点和设计]
适用距离	短距到中距	中距到长距（信道受限时更有利）
标准化代表	PCIe Gen1-5, DDR4/5, 25GbE	100GbE/lane, 400GbE, PCIe Gen6

上下游

上游（NRZ 依赖什么）

                    ┌─────────────┐
                    │   硅工艺     │  7nm/5nm/3nm SerDes PHY IP
                    └──────┬──────┘
                           │
          ┌────────────────┼────────────────┐
          │                │                │
   ┌──────▼──────┐  ┌─────▼──────┐  ┌──────▼──────┐
   │ 高速连接器   │  │  PCB 材料   │  │  时钟源/PLL │
   │ (高速铜缆/  │  │ (低损耗     │  │  (低 jitter │
   │  背板连接器) │  │  介质)      │  │   要求)     │
   └─────────────┘  └────────────┘  └─────────────┘

SerDes PHY IP：Cadence Synopsys Alphawave（提供 NRZ/PAM-4 双模 PHY）
连接器/线缆：Molex、TE Connectivity、Amphenol（高速铜缆、AOC 组件）
PCB 材料：低损耗覆铜板（如松下 MEGTRON 系列），走线损耗直接限制 NRZ 可达距离

下游（NRZ 用在哪里）

数据中心交换/路由：25G NRZ SerDes（100GbE = 4×25G NRZ）仍大量部署
服务器内部：PCIe Gen4/5（NRZ）、DDR4/5（NRZ）
AI 加速卡互连：NVLink（早期版本为 NRZ）、GPU 到 NVSwitch 的部分链路
传统电信：CPRI/eCPRI 前传中的部分速率仍用 NRZ

关键指标

指标	含义	典型范围（NRZ SerDes）
数据速率	单通道比特率	1.25 Gbps – 32 Gbps（PCIe Gen5）[规范值]
眼高（Eye Height）	垂直眼张开度，反映 SNR	越大越好，NRZ 通常 > 50-100 mV（判决点）
眼宽（Eye Width）	水平眼张开度，反映 jitter	占 UI 的百分比，NRZ 通常 > 0.3-0.5 UI
插入损耗 @ Nyquist	信道衰减	总链路损耗约 15-25 dB（PCB 走线，视长度与材料）[定性估算]
BER	误码率	10⁻¹²（无 FEC）~ 10⁻¹⁵（有 FEC）
功耗/bit	每比特传输能耗	SerDes 工艺相关，3-10 pJ/bit 量级 [供应链估算]
jitter	时序不确定性	总 jitter（TJ）在 BER 10⁻¹² 下通常 < 0.3 UI

供需与市场数据

市场格局

NRZ SerDes 不单独作为芯片产品销售，而是作为 SoC/交换芯片/DPU 内部的 PHY 模块存在。其市场体现在搭载 NRZ SerDes 的芯片出货量中。
25G NRZ SerDes 仍是全球数据中心存量最大的 SerDes 速率等级（100GbE 交换机大规模部署于 2018-2022 年）。
新建数据中心已普遍转向 50G/lane PAM-4（400GbE），但存量升级周期意味着 NRZ 需求将延续数年。

定量趋势（方向性，非精确数据）

25G NRZ 交换芯片：Broadcom Memory/StrataXGS Tomahawk 系列、Marvell Teralynx 系列均为代表，出货峰值已过，进入生命周期后半段
PCIe Gen4/5（NRZ）：几乎所有 x86/ARM 服务器 CPU 支持，是当前出货主力
DDR4/5（NRZ）：内存接口是 NRZ 最大的出货量载体之一

具体出货量和收入数据各厂商未单独披露 SerDes IP 业绩。[未充分披露]

代表公司与资本映射

角色	代表公司	与 NRZ 的关系
SerDes PHY IP 供应商	Synopsys (SNPS)、Cadence (CDNS)、Alphawave Semi (AWE.L)	授权 NRZ/PAM-4 双模 PHY 给 SoC 设计方
交换芯片	Broadcom (AVGO)、Marvell (MRVL)	内部自研 NRZ SerDes，25G NRZ 大量出货
CPU/加速器	Intel (INTC)、AMD (AMD)、NVIDIA (NVDA)	PCIe Gen4/5（NRZ）为 CPU↔加速器间主流接口
连接器/线缆	Amphenol (APH)、TE Connectivity (TEL)	高速铜缆和背板连接器，NRZ 速率等级仍有大量需求
PCB/基板材料	松下、生益科技 (600183.SH)	低损耗材料对 NRZ 高速走线至关重要
测试测量	Keysight（是德科技）(KEYS)、Tektronix (Fortive)	NRZ 眼图、jitter、BER 测试仪器

投资逻辑

看多因素（NRZ 延续价值）

存量惯性：全球已部署的 100GbE（4×25G NRZ）交换机体量巨大，备件和扩容需求持续。
PCIe Gen4/5 换代红利：PCIe Gen5（NRZ, 32 GT/s）在 AI 服务器中仍在渗透（GPU↔CPU 连接），PCIe Gen6 尚未规模放量。
低速互连不可替代：I²C、SPI、UART、JTAG 等管理/调试接口、传感器总线将持续使用 NRZ。
DDR5 渗透：DDR5 DQ 接口仍为 NRZ（速率提升但调制未变），内存出货量巨大。

风险因素（NRZ 被替代）

PAM-4 下沉趋势：随着 PAM-4 SerDes 成本下降，可能逐步侵入原本属于 NRZ 的中低速率区间。
UCIe/CXL 新标准：新兴互连标准在短距场景可能倾向 PAM-4 以换取更高带宽密度。
PCIe Gen6 转向：一旦 PCIe Gen6 大规模落地，CPU↔设备间的 NRZ 份额将下降。

核心判断

NRZ 是一个成熟但非消亡的技术。投资视角应关注 “NRZ 存量 × 单价 + PAM-4 增量” 的组合——SerDes PHY IP 供应商（Synopsys、Cadence）无论 NRZ 还是 PAM-4 都受益；连接器和材料供应商的 NRZ 级别产品仍有多年生命周期。

常见误读纠偏

误读 1：“NRZ 已经被 PAM-4 完全取代了”

纠偏：NRZ 仍然广泛使用。PCIe Gen5（32 GT/s）仍是 NRZ，DDR4/DDR5 的 DQ 总线是 NRZ，25G/10G 以太网端口仍在出货。PAM-4 的采用是按通道速率等级逐步推进的，而非全行业一刀切。只有在 ≥ 50G/lane 的场景中 PAM-4 才占主导。

误读 2：“PAM-4 速度是 NRZ 的两倍，所以性能翻倍”

纠偏：PAM-4 的比特率是同符号率 NRZ 的两倍，但这是以牺牲 ~9.5 dB SNR 裕量为代价的。PAM-4 需要 FEC 来弥补 BER 劣化，而 FEC 引入延迟和功耗。实际有效吞吐提升需扣除 FEC 开销（如 KP4 FEC 的开销约 6.7%），并非简单翻倍。

误读 3：“NRZ 就是简单的高低电平，没有什么技术含量”

纠偏：NRZ 在 25+ Gbps 速率下面临严重的 ISI、串扰和 jitter 挑战。现代 NRZ SerDes 包含精密的 CTLE、DFE、CDR、校准算法，是一个复杂的混合信号系统。“NRZ 简单”指的是编码逻辑简单，不是指实现简单。

误读 4：“NRZ 不需要均衡器”

纠偏：在低速（几 Gbps 以下）和短距场景下可能不需要，但 10 Gbps 以上几乎必须使用 CTLE/DFE。25G NRZ SerDes 标配 CTLE + DFE + Tx FFE。

学习路径

Level 1: 入门
├── 理解数字信号 vs 模拟信号的基本概念
├── 学习 RZ vs NRZ 的波形差异（任何通信原理教材第 3-4 章）
└── 动手用示波器观察 UART（典型 NRZ-L）的波形

Level 2: 进阶
├── 《Digital Communications》— John G. Proakis（线路编码章节）
├── 理解 ISI、眼图、Nyquist 准则
├── 学习 8b/10b、64b/66b 编码的动机
└── 阅读 PCIe Gen3/4/5 规范中的电气物理层章节（PCI-SIG 官网）

Level 3: 高速 SerDes 专家
├── 《High Speed Signal Propagation》— Howard Johnson
├── S 参数、信道仿真（ADS / HFSS / Ansys）
├── CTLE / DFE 原理与设计
├── 对比学习 PAM-4：IEEE 802.3bs/cd 标准、OIF CEI-112G 规范
└── 实测：用 BERT + 实时示波器做 NRZ 眼图和 BER 浴缸曲线

Level 4: 产业链分析
├── 各代 SerDes IP 的速率/功耗/面积对标（Synopsys / Cadence 白皮书）
├── 交换芯片架构中 SerDes 的占比与功耗分析
└── 从 die shot 和 power breakdown 理解 SerDes 对芯片成本的贡献

一句话总结

NRZ（PAM-2）是最简单的高速编码——每个比特一个电平，判决清晰，设计成熟——它正在被 PAM-4 在高通道速率场景中替代，但在 PCIe Gen5、DDR5、25G 以太网等大量存量和当前出货场景中仍不可忽略，是理解整个 SerDes 演进路线和 AI 数据中心互连成本结构的基准技术。

延伸阅读与来源

来源	类型	说明
IEEE 802.3 标准（802.3bs/bw/cd/cdj）	规范	25G/50G/100G/200G/400G 以太网物理层定义
PCI-SIG PCIe 规范（Gen3-Gen6）	规范	PCIe 各代物理层编码方案（Gen1-5: NRZ，Gen6: PAM-4）
JEDEC DDR5 规范 (JESD79-5)	规范	DDR5 DQ 仍为 NRZ，速率定义
OIF CEI-56G / CEI-112G 规范	行业规范	通道电气接口标准，定义 NRZ 和 PAM-4 通道规格
Howard Johnson《High Speed Signal Propagation》	教科书	高速数字设计经典参考
Sam Palermo (Texas A&M) SerDes 讲义	学术	免费在线，涵盖 NRZ/PAM-4 SerDes 设计
Cadence/Synopsys SerDes IP 白皮书	产业	各工艺节点 NRZ/PAM-4 PHY 的功耗/面积数据
Broadcom/Marvell 交换芯片数据手册	产业	具体 SerDes 速率、功耗、端口配置

免责声明：本文中的定量数据（功耗、阈值、损耗等）部分基于行业经验估算或公开学术/产业资料的归纳，未逐一标注精确出处。具体产品规格请以厂商官方数据手册为准。搜索受限，部分数据来源待补充验证。