NRZ（Non-Return-to-Zero，不歸零編碼）

3 秒看懂

NRZ 是最基礎的數字基帶編碼方式：用兩個電壓電平直接表示 0 和 1，訊號在位元間隙內不回到零電平。在高速互連語境中，NRZ 即 PAM-2（2 電平脈衝幅度調變），每個符號承載 1 bit 資訊，是 PAM-4（每符號 2 bit）出現前幾乎所有有線數字通訊的預設物理層編碼。

3 分鐘產業解釋

為什麼”NRZ”在 AI 算力時代被反覆提及？

NRZ 本身並非新技術，但它正處在一個關鍵的產業拐點：從絕對主流走向被 PAM-4 逐步替代。這條替代路線直接關係到 AI 資料中心的每位元成本和功耗。

歷史常態：從 1G/10G/25G 乙太網路到 DDR4 記憶體匯流排，NRZ（PAM-2）統治了數十年。訊號質量分析清晰（眼圖一張嘴），PHY 設計成熟。
拐點訊號：當單通道速率需求推到 56 Gbps 乃至 112 Gbps 時，NRZ 面臨通道損耗和頻寬瓶頸。行業轉向 PAM-4——在相同符號率下傳輸兩倍資料，代價是每符號電平間距縮小、訊雜比（SNR）惡化約 9.5 dB（定性計算：PAM-4 的電平間距是 PAM-2 的 1/3，SNR 損失 ≈ 20·log₁₀(3) ≈ 9.5 dB）。
當前格局：25G/lane及以下（如10G/25G）以NRZ為主，50G/lane及以上已主流轉向PAM-4；未來 224G/lane 可能進一步採用 PAM-4 或其他高階調變。但在短距板內互連、部分儲存介面、低速管理匯流排中，NRZ 因其低複雜度、低功耗、魯棒性強的特點仍不可替代。

一句話說清楚產業意義：NRZ 是理解”為什麼 PAM-4 更貴更復雜但必須用”的基準參照物。

15 分鐘專家深入

1. NRZ 的核心定義與分類

NRZ 是一類**線路編碼（line coding）**的統稱，核心特徵是位元間隙內訊號不歸零。主要有兩種子型別：

子型別	編碼規則	同步能力	典型應用
NRZ-L（Level）	高電平 = 1，低電平 = 0（或反之）	遇連 0/連 1 時無跳變，時鐘恢復困難	並行匯流排、短距板內互連
NRZ-I（Invert）	遇 1 反轉電平，遇 0 保持不變	連 0 時仍可能無跳變，通常配合 8b/10b 等編碼	USB 2.0

在高速 SerDes 和乙太網路討論中，“NRZ”幾乎專指 NRZ-L 即 PAM-2，因為這類場景通過 CDR（Clock and Data Recovery）電路和均衡器解決時鐘問題，不再依賴編碼本身的跳變密度。

2. 訊號域關鍵特性

NRZ (PAM-2) 訊號示意：
電壓
  V_H ──────┐     ┌──────────┐
            │     │          │
  0V  ──────┘     └──────────┘    ← 不歸零
  V_L         ┌──────────┐
              │          │
  ────────────┘          └──────
  
  |← T_sym →|← T_sym →|        T_sym = 1 / 位元率
  每個符號 = 1 bit

關鍵頻域引數：

符號率 = 位元率（每符號 1 bit）
奈奎斯特頻率 = 位元率 / 2（單邊頻寬最低需求）
實際所需模擬頻寬受滾降係數影響，約為 0.5～0.7 × 位元率（升餘弦濾波模型）
對比 PAM-4：符號率 = 位元率 / 2，同等位元率下所需模擬頻寬減半

3. 與 PAM-4 的量化對比（核心技術權衡）

NRZ vs PAM-4 電平分佈示意：

NRZ (PAM-2):          PAM-4:
  ┌─ 1                   ┌─ 11 (+3A)
  │                       │
  │                       ├─ 10 (+A)
──┼── 判決門限          ──┼──
  │                       ├─ 01 (-A)
  │                       │
  └─ 0                   └─ 00 (-3A)

電平間距: ΔV_NRZ = A     電平間距: ΔV_PAM4 = A/3（相對於等幅擺幅）
SNR代價:  基準 0 dB        -20·log₁₀(3) ≈ -9.5 dB

4. 高速鏈路中的均衡需求

NRZ 在高速率下的主要挑戰是通道間碼干擾（ISI）：

CTLE（連續時間線性均衡）：高頻增益補償，對 NRZ 來說通常就足夠應對 ≤ 28 Gbps 的場景
DFE（判決反饋均衡）：消除後游標 ISI，25-28 Gbps NRZ 鏈路常見
FFE（前饋均衡，傳送端）：Tx 端預加重/去加重

PAM-4 由於電平間距小，對均衡精度要求更高，還需要**FEC（前向糾錯）**配合。這是 PAM-4 設計複雜度高於 NRZ 的核心原因之一。

5. 眼圖差異

NRZ 眼圖：            PAM-4 眼圖：
  ╱╲                    ╱╲  ╱╲  ╱╲
 ╱  ╲                  ╱  ╲╱  ╲╱  ╲
╱    ╲                ╱    ╲    ╱   ╲
      ╲              ╱            ╲
  單眼，裕量大       三眼疊加，裕量小，對噪聲敏感

NRZ 眼圖的”眼睛”大、判決清晰；PAM-4 有三個水平眼縫，垂直裕量僅約 NRZ 的 1/3，對串擾、噪聲、jitter 更敏感。

技術原理（最深）

6. NRZ 的數學描述

NRZ 訊號可建模為：

s(t) = Σ aₙ · p(t - nT)

其中：

aₙ ∈ {+1, -1}（歸一化電平，PAM-2 兩個值）
p(t) 為脈衝成形函式（理想矩形或升餘弦）
T = 1 / Rb（位元間隔，Rb = 位元率）

功率譜密度（PSD）：

對於等機率隨機 NRZ 序列，矩形脈衝成形的 PSD 為：

S(f) = (A²T/4) · sinc²(fT)

其中 sinc(fT) = sin(πfT)/(πfT)。第一零點在 f = 1/T = Rb 處。這意味著NRZ 訊號的能量主要集中在 0 到 Rb 的頻段內，奈奎斯特頻率為 Rb/2。

7. 時鐘恢復與遊程長度

NRZ-L 的固有缺陷：長連 0 或連 1 導致訊號無跳變，CDR 電路無法恢復時鐘。解決方案：

線路編碼：8b/10b（光纖通道、PCIe Gen1/2、千兆乙太網路）、64b/66b（10G+乙太網路）保證足夠的跳變密度
加擾（Scrambling）：統計上打破連 0/連 1 模式
NRZ-I：至少每遇到一個 1 就跳變（但仍需防止長連 0）

8. 通道模型與 ISI

高速 NRZ 鏈路的通道可用 S 引數（S21）描述。在 PCB 走線、聯結器、過孔等引入的頻率相關衰減導致：

幅度衰減：高頻分量衰減大於低頻（趨膚效應、介質損耗）
碼間干擾（ISI）：前一位元的尾巴”拖”到當前位元的判決點

通道的插入損耗在奈奎斯特頻率處的經驗閾值（定性判斷）：

通道損耗 @ Nyquist	NRZ 鏈路可行性
< 20 dB	裕量充足
20–30 dB	需要 CTLE + DFE
> 30 dB	NRZ 眼圖閉合，轉向 PAM-4 + FEC

以上閾值為行業定性經驗值，具體裕量取決於傳送擺幅、噪聲底、均衡能力，無單一精確數值。[工程經驗估算]

9. 功耗模型

NRZ 的 ADC/DSP 複雜度遠低於 PAM-4：

元件	NRZ (PAM-2)	PAM-4
DAC/ADC 精度	低（1-bit 判決即可）	需 5-6 bit+
均衡複雜度	CTLE + DFE	CTLE + DFE + 可能的 MLSE 或 ADC-based Rx
FEC	通常不需要	需要（RS-544、KP FEC 等）
SerDes 單通道功耗	較低	較高（約增 50%+，視工藝和設計而定）[供應鏈估算]

技術演進史

時間軸（NRZ 主導 → PAM-4 接棒的關鍵節點）：

1960s ─── RS-232 採用 NRZ-L，最早的序列資料通訊標準之一
  │
1980s ─── 乙太網路（10BASE5/10BASE-T）使用 Manchester 編碼
  │        （Manchester 為雙相編碼，不屬於 RZ 家族）
  │
1990s ─── 快速乙太網路 100BASE-TX → MLT-3 線路編碼
  │        千兆乙太網路 → 8b/10b + NRZ（PAM-5 用於 1000BASE-T 線路編碼）
  │
2000s ─── 10GbE / PCIe Gen1-2 → NRZ + 8b/10b 或 128b/130b
  │        SerDes 速率: 3.125 ~ 10 Gbps
  │
2010s ─── 25G NRZ SerDes 成為資料中心主流（25GE/100GE）
  │        PCIe Gen3 (8 GT/s) 仍為 NRZ + 128b/130b
  │        記憶體: DDR4 採用 NRZ 訊號
  │
2017 ──── IEEE 802.3bs 定義 400GbE，首次大規模引入 50G/lane PAM-4
  │
2020s ─── 56G / 112G PAM-4 SerDes 成為 400G/800G 乙太網路主力
  │        PCIe Gen5 (32 GT/s) 仍為 NRZ
  │        PCIe Gen6 (64 GT/s) → 首次引入 PAM-4 + FEC
  │        DDR5: DQ 匯流排仍為 NRZ（但頻率顯著提升）
  │
未來 ──── 224G/lane SerDes: PAM-4 或更高階調變
           CXL/UCIe: 短距互連中 NRZ 與 PAM-4 並存

注意：PCIe Gen5 仍為 NRZ 是一個值得注意的點——PCIe 路線直到 Gen6 才轉向 PAM-4。[PCI-SIG 規範]

技術路線對比

維度	NRZ (PAM-2)	PAM-4	說明
每符號位元數	1	2
符號率 @ 100 Gbps	100 GBaud	50 GBaud	PAM-4 所需模擬頻寬減半
訊雜比代價	基準 0 dB	−9.5 dB	等幅擺幅下電平間距 1/3
FEC 需求	通常不需要	通常需要	增加延遲與複雜度
模擬頻寬需求	高（∝ 位元率）	低（∝ 位元率/2）	PAM-4 對模擬頻寬友好
ADC/DAC 複雜度	低	高	PAM-4 需更高解析度
單通道最高速率（量產）	~28 Gbps（NRZ SerDes）/ 32 GT/s（PCIe Gen5）	112 Gbps（SerDes）	[行業實際部署經驗]
功耗/通道	較低	較高（約 +30-60%）	[供應鏈估算，視工藝節點和設計]
適用距離	短距到中距	中距到長距（通道受限時更有利）
標準化代表	PCIe Gen1-5, DDR4/5, 25GbE	100GbE/lane, 400GbE, PCIe Gen6

上下游

上游（NRZ 依賴什麼）

                    ┌─────────────┐
                    │   矽工藝     │  7nm/5nm/3nm SerDes PHY IP
                    └──────┬──────┘
                           │
          ┌────────────────┼────────────────┐
          │                │                │
   ┌──────▼──────┐  ┌─────▼──────┐  ┌──────▼──────┐
   │ 高速聯結器   │  │  PCB 材料   │  │  時鐘源/PLL │
   │ (高速銅纜/  │  │ (低損耗     │  │  (低 jitter │
   │  背板聯結器) │  │  介質)      │  │   要求)     │
   └─────────────┘  └────────────┘  └─────────────┘

SerDes PHY IP：Cadence Synopsys Alphawave（提供 NRZ/PAM-4 雙模 PHY）
聯結器/線纜：Molex、TE Connectivity、Amphenol（高速銅纜、AOC 元件）
PCB 材料：低損耗覆銅板（如松下 MEGTRON 系列），走線損耗直接限制 NRZ 可達距離

下游（NRZ 用在哪裡）

資料中心交換/路由：25G NRZ SerDes（100GbE = 4×25G NRZ）仍大量部署
伺服器內部：PCIe Gen4/5（NRZ）、DDR4/5（NRZ）
AI 加速卡互連：NVLink（早期版本為 NRZ）、GPU 到 NVSwitch 的部分鏈路
傳統電信：CPRI/eCPRI 前傳中的部分速率仍用 NRZ

關鍵指標

指標	含義	典型範圍（NRZ SerDes）
資料速率	單通道位元率	1.25 Gbps – 32 Gbps（PCIe Gen5）[規範值]
眼高（Eye Height）	垂直眼張開度，反映 SNR	越大越好，NRZ 通常 > 50-100 mV（判決點）
眼寬（Eye Width）	水平眼張開度，反映 jitter	佔 UI 的百分比，NRZ 通常 > 0.3-0.5 UI
插入損耗 @ Nyquist	通道衰減	總鏈路損耗約 15-25 dB（PCB 走線，視長度與材料）[定性估算]
BER	誤位元速率	10⁻¹²（無 FEC）~ 10⁻¹⁵（有 FEC）
功耗/bit	每位元傳輸能耗	SerDes 工藝相關，3-10 pJ/bit 量級 [供應鏈估算]
jitter	時序不確定性	總 jitter（TJ）在 BER 10⁻¹² 下通常 < 0.3 UI

供需與市場資料

市場格局

NRZ SerDes 不單獨作為晶片產品銷售，而是作為 SoC/交換晶片/DPU 內部的 PHY 模組存在。其市場體現在搭載 NRZ SerDes 的晶片出貨量中。
25G NRZ SerDes 仍是全球資料中心存量最大的 SerDes 速率等級（100GbE 交換器大規模部署於 2018-2022 年）。
新建資料中心已普遍轉向 50G/lane PAM-4（400GbE），但存量升級週期意味著 NRZ 需求將延續數年。

定量趨勢（方向性，非精確資料）

25G NRZ 交換晶片：Broadcom Memory/StrataXGS Tomahawk 系列、Marvell Teralynx 系列均為代表，出貨峰值已過，進入生命週期後半段
PCIe Gen4/5（NRZ）：幾乎所有 x86/ARM 伺服器 CPU 支援，是當前出貨主力
DDR4/5（NRZ）：記憶體介面是 NRZ 最大的出貨量載體之一

具體出貨量和營收資料各廠商未單獨揭露 SerDes IP 業績。[未充分揭露]

代表公司與資本對映

角色	代表公司	與 NRZ 的關係
SerDes PHY IP 供應商	Synopsys (SNPS)、Cadence (CDNS)、Alphawave Semi (AWE.L)	授權 NRZ/PAM-4 雙模 PHY 給 SoC 設計方
交換晶片	Broadcom (AVGO)、Marvell (MRVL)	內部自研 NRZ SerDes，25G NRZ 大量出貨
CPU/加速器	Intel (INTC)、AMD (AMD)、NVIDIA (NVDA)	PCIe Gen4/5（NRZ）為 CPU↔加速器間主流介面
聯結器/線纜	Amphenol (APH)、TE Connectivity (TEL)	高速銅纜和背板聯結器，NRZ 速率等級仍有大量需求
PCB/基板材料	松下、生益科技 (600183.SH)	低損耗材料對 NRZ 高速走線至關重要
測試測量	Keysight（是德科技）(KEYS)、Tektronix (Fortive)	NRZ 眼圖、jitter、BER 測試儀器

投資邏輯

看多因素（NRZ 延續價值）

存量慣性：全球已部署的 100GbE（4×25G NRZ）交換器體量巨大，備件和擴容需求持續。
PCIe Gen4/5 換代紅利：PCIe Gen5（NRZ, 32 GT/s）在 AI 伺服器中仍在滲透（GPU↔CPU 連線），PCIe Gen6 尚未規模放量。
低速互連不可替代：I²C、SPI、UART、JTAG 等管理/除錯介面、感測器匯流排將持續使用 NRZ。
DDR5 滲透：DDR5 DQ 介面仍為 NRZ（速率提升但調變未變），記憶體出貨量巨大。

風險因素（NRZ 被替代）

PAM-4 下沉趨勢：隨著 PAM-4 SerDes 成本下降，可能逐步侵入原本屬於 NRZ 的中低速率區間。
UCIe/CXL 新標準：新興互連標準在短距場景可能傾向 PAM-4 以換取更高頻寬密度。
PCIe Gen6 轉向：一旦 PCIe Gen6 大規模落地，CPU↔裝置間的 NRZ 份額將下降。

核心判斷

NRZ 是一個成熟但非消亡的技術。投資視角應關注 “NRZ 存量 × 單價 + PAM-4 增量” 的組合——SerDes PHY IP 供應商（Synopsys、Cadence）無論 NRZ 還是 PAM-4 都受益；聯結器和材料供應商的 NRZ 級別產品仍有多年生命週期。

常見誤讀糾偏

誤讀 1：“NRZ 已經被 PAM-4 完全取代了”

糾偏：NRZ 仍然廣泛使用。PCIe Gen5（32 GT/s）仍是 NRZ，DDR4/DDR5 的 DQ 匯流排是 NRZ，25G/10G 乙太網路埠仍在出貨。PAM-4 的採用是按通道速率等級逐步推進的，而非全行業一刀切。只有在 ≥ 50G/lane 的場景中 PAM-4 才佔主導。

誤讀 2：“PAM-4 速度是 NRZ 的兩倍，所以效能翻倍”

糾偏：PAM-4 的位元率是同符號率 NRZ 的兩倍，但這是以犧牲 ~9.5 dB SNR 裕量為代價的。PAM-4 需要 FEC 來彌補 BER 劣化，而 FEC 引入延遲和功耗。實際有效吞吐提升需扣除 FEC 開銷（如 KP4 FEC 的開銷約 6.7%），並非簡單翻倍。

誤讀 3：“NRZ 就是簡單的高低電平，沒有什麼技術含量”

糾偏：NRZ 在 25+ Gbps 速率下面臨嚴重的 ISI、串擾和 jitter 挑戰。現代 NRZ SerDes 包含精密的 CTLE、DFE、CDR、校準演算法，是一個複雜的混合訊號系統。“NRZ 簡單”指的是編碼邏輯簡單，不是指實現簡單。

誤讀 4：“NRZ 不需要均衡器”

糾偏：在低速（幾 Gbps 以下）和短距場景下可能不需要，但 10 Gbps 以上幾乎必須使用 CTLE/DFE。25G NRZ SerDes 標配 CTLE + DFE + Tx FFE。

學習路徑

Level 1: 入門
├── 理解數字訊號 vs 模擬訊號的基本概念
├── 學習 RZ vs NRZ 的波形差異（任何通訊原理教材第 3-4 章）
└── 動手用示波器觀察 UART（典型 NRZ-L）的波形

Level 2: 進階
├── 《Digital Communications》— John G. Proakis（線路編碼章節）
├── 理解 ISI、眼圖、Nyquist 準則
├── 學習 8b/10b、64b/66b 編碼的動機
└── 閱讀 PCIe Gen3/4/5 規範中的電氣物理層章節（PCI-SIG 官網）

Level 3: 高速 SerDes 專家
├── 《High Speed Signal Propagation》— Howard Johnson
├── S 引數、通道模擬（ADS / HFSS / Ansys）
├── CTLE / DFE 原理與設計
├── 對比學習 PAM-4：IEEE 802.3bs/cd 標準、OIF CEI-112G 規範
└── 實測：用 BERT + 即時示波器做 NRZ 眼圖和 BER 浴缸曲線

Level 4: 產業鏈分析
├── 各代 SerDes IP 的速率/功耗/面積對標（Synopsys / Cadence 白皮書）
├── 交換晶片架構中 SerDes 的佔比與功耗分析
└── 從 die shot 和 power breakdown 理解 SerDes 對晶片成本的貢獻

一句話總結

NRZ（PAM-2）是最簡單的高速編碼——每個位元一個電平，判決清晰，設計成熟——它正在被 PAM-4 在高通道速率場景中替代，但在 PCIe Gen5、DDR5、25G 乙太網路等大量存量和當前出貨場景中仍不可忽略，是理解整個 SerDes 演進路線和 AI 資料中心互連成本結構的基準技術。

延伸閱讀與來源

來源	型別	說明
IEEE 802.3 標準（802.3bs/bw/cd/cdj）	規範	25G/50G/100G/200G/400G 乙太網路物理層定義
PCI-SIG PCIe 規範（Gen3-Gen6）	規範	PCIe 各代物理層編碼方案（Gen1-5: NRZ，Gen6: PAM-4）
JEDEC DDR5 規範 (JESD79-5)	規範	DDR5 DQ 仍為 NRZ，速率定義
OIF CEI-56G / CEI-112G 規範	行業規範	通道電氣介面標準，定義 NRZ 和 PAM-4 通道規格
Howard Johnson《High Speed Signal Propagation》	教科書	高速數字設計經典參考
Sam Palermo (Texas A&M) SerDes 講義	學術	免費線上，涵蓋 NRZ/PAM-4 SerDes 設計
Cadence/Synopsys SerDes IP 白皮書	產業	各工藝節點 NRZ/PAM-4 PHY 的功耗/面積資料
Broadcom/Marvell 交換晶片資料手冊	產業	具體 SerDes 速率、功耗、埠配置

免責宣告：本文中的定量資料（功耗、閾值、損耗等）部分基於行業經驗估算或公開學術/產業資料的歸納，未逐一標註精確出處。具體產品規格請以廠商官方資料手冊為準。搜尋受限，部分資料來源待補充驗證。