过刻蚀
⚡ 3 秒看懂（一秒抓住本质）
过刻蚀（Over-Etch）是干法刻蚀工艺中，在目标膜层被完全穿透后，继续施加的额外刻蚀步骤。它以微量牺牲底层材料为代价，换取整片晶圆上、万亿个微观结构刻蚀深度的高度一致性。在先进制程中，这意味着要在直径300毫米的晶圆表面，将刻蚀深度的差异控制在一两个原子层的尺度之内。
📖 3 分钟产业解释（从业者视角的深度解读）
过刻蚀不是工艺失误，而是刻蚀均匀性物理极限下的必然工艺冗余。如果硅基文明是一场追求极致精度的微观造山运动，那么等离子体刻蚀就是那把塑造山峦的风蚀之刃，而过刻蚀，则是为了让风能够吹拂到每一处沟壑，确保不会有任何一座“山峰”残留。
为什么必须“多刻一会儿”？ 干法刻蚀发生在等离子体腔室中。尽管设备制造商穷尽半世纪智慧优化气流、电场与磁场分布，但等离子体密度在晶圆中心与边缘仍存在无法彻底消除的径向梯度。这种物理上的不均匀性意味着，当晶圆中心区域的某一膜层恰好被刻穿时，边缘区域可能早已完成，也可能尚有残留。为了确保整片晶圆上所有裸片（Die）的同一层结构都被完全打开，工艺工程师必须在终点检测（EPD）系统发出“已穿透”信号后，再追加一段精确定义的“安全冗余”时间。这个冗余，就是过刻蚀。
在人类微观制造能力的边界上跳舞： 过刻蚀是名副其实的“刀尖上的艺术”。不足，则底部残留物（Footing）会导致晶体管短路或断路，使芯片成为废铁。过度，则会凿穿下层材料、掏蚀侧壁，使关键尺寸（CD）漂移，导致晶体管性能漂移甚至完全失效。进入3纳米及以下节点，栅极长度已微缩至十几个硅原子并排的尺度，留给过刻蚀的工艺窗口从过去的几十纳米缩减至埃（Angstrom）级。这不再仅仅是“多刻一会儿”的简单工艺步骤，而是对设备硬件均匀性、实时传感精度和材料选择比控制的终极考验。
🔬 技术原理（原子级的精确挖矿）
1. 物理根源：一个永恒的均匀性难题
过刻蚀存在的根本原因，源于干法刻蚀腔室内在的微观不均匀性，主要体现在三个层面：
- 宏观径向不均匀性：这是最显著的差异。由于气体注入位置、射频（RF）电源耦合方式以及泵的排气口位置等硬件设计的固有特征，等离子体密度通常在晶圆中心与边缘存在几个百分点的差异。例如，一种常见的情况是边缘刻蚀速率比中心快5% - 15%。同理，晶圆内刻蚀速率分布也存在类似波动。对于一个需要在晶圆中心刻蚀100纳米深度的工艺，边缘可能已经刻蚀了110纳米。为了确保中心区域的目标膜层被彻底清除，必须额外增加刻蚀时间，让中心区域赶上边缘的进度。这个额外的时间，就构成了过刻蚀的主体。
- 微观负载效应（Loading Effect）：芯片内部并非均匀的“平原”，而是布满密度各异的“图形森林”。在图案稀疏的区域（宏观开口面积大），刻蚀反应生成的挥发性产物能迅速被抽走，新鲜反应气体能快速补充，导致刻蚀速率快；而在图案密集区（宏观开口面积小），反应物浓度低、产物难以及时排出，刻蚀速率则相对较慢。这种由于图形密度差异导致的局部刻蚀速率差异，被称为负载效应。过刻蚀步骤必须补偿这种由芯片版图设计决定的、完全可预测但无法避免的速率差异。
- 晶圆自身形貌影响：随着三维堆叠结构的演进（如3D NAND的垂直沟道、GAA的纳米片），刻蚀前沿在不同深度、不同形貌下，离子入射角和反应物输运效率均会发生变化。例如，深孔底部的刻蚀速率就会显著慢于孔口，更需要足够的过刻蚀时间来保证整个高深宽比结构完全打开。
2. 工艺执行：主刻蚀与过刻蚀的配合
一个完整的刻蚀配方可被清晰地划分为两个主要阶段：
- 第一阶段：主刻蚀。 这一阶段的工艺参数优化目标是在保证高选择比（对底层材料）和高各向异性（垂直刻蚀）的前提下，实现尽可能高的刻蚀速率。当刻蚀接近目标界面时，工艺的重心从“速率”转向“精确控制”。
- 信号触发点：终点检测。 主刻蚀的终结完全由终点检测系统决定。最常见的是光学发射光谱，它通过监测等离子体中特定反应产物或反应物的特征光谱强度的突变（例如，当含膜层元素的信号强度急剧下降，而含底层元素的信号强度上升时）来确定刻蚀是否穿透了目标层。这是整个刻蚀工艺链中最关键的实时信号。
- 第二阶段：过刻蚀。 一旦EPD系统发出“穿透”信号，工艺配方会立刻切换到预设的过刻蚀步骤。此阶段的核心指标不再是速率，而是对过刻蚀量、对下层材料的损伤和形貌的控制。其时间长度（过刻蚀时间）与主刻蚀达到EPD信号所需时间的比值，即过刻蚀百分比，是关键的工艺量化指标。
3. 系统构成：决定过刻蚀精度的硬件闭环
精确的过刻蚀并非仅靠一个时间参数，而是由一套精密硬件系统协同实现的：
- 高稳定性的等离子体源：无论是电感耦合等离子体还是电容耦合等离子体源，其产生等离子体密度的时空稳定性，是所有均匀性控制的基础。任何微小波动都会被放大为刻蚀速率的差异。
- 高精度的射频偏压系统：通过施加在晶圆承载台（静电卡盘）上的独立RF偏压，可以精确控制轰击晶圆的离子能量和方向。在过刻蚀阶段，通常会适度降低偏压，以减少物理轰击对下层造成的损伤。
- 高速、高灵敏度的EPD系统：除了光学发射光谱，还有干涉测量法、质谱法等。其采样速率和信噪比直接决定了过刻蚀“起跑线”的实时性和一致性。
- 先进的工艺控制系统（APC）：现代刻蚀设备普遍配备了APC。系统可以对上一批次晶圆的刻蚀结果（如膜厚、CD）进行量测，然后通过算法自动对下一批次晶圆的过刻蚀时间进行微调，实现批次间（Wafer-to-Wafer）的补偿控制。
📊 关键参数（量化控制的艺术）
过刻蚀工艺的优劣由一系列精确的物理和化学参数定义。其核心在于平衡“刻净”与“过度”的天平。
| 参数类别 | 关键参数 | 作用与典型影响 | 先进节点目标（≤ 5 nm） |
|---|---|---|---|
| 时间与速率 | 过刻蚀比例（OE%） | OE% = (过刻蚀时间 / 主刻蚀EPD时间) × 100%。 | |
| 典型值：10% - 80%（2023年行业通用，来源：半导体制造工艺教材及公开论文）。 | |||
| 过小则残留；过大则损伤底层。 | OE%窗口极窄，且向更低比例发展，以分钟甚至秒为单位进行控制。 | ||
| 过刻蚀量 | 过刻蚀步骤实际去除的底层材料厚度。 | ||
| 直接决定对底层结构的损伤程度。 | 需控制在几纳米甚至亚纳米级别。 | ||
| 电气参数 | 射频源功率 | 控制等离子体密度。 | |
| 升高功率通常能提高均匀性，但会加剧等离子体损伤。 | 采用脉冲化RF技术，在脉冲关闭期间让电荷消散，减少对薄栅氧化层的损伤。 | ||
| 射频偏压功率 | 控制离子轰击能量和方向性。 | ||
| 过高会造成物理溅射损伤、晶格缺陷；过低则可能导致各向异性变差。 | 过刻蚀阶段通常使用极低的（< 50V）或脉冲偏压。 | ||
| 化学参数 | 气体流量与组分比 | 通过调节CF₄/C₄F₈/O₂/Ar等气体的比例，控制聚合物沉积与刻蚀的平衡。 | |
| 聚合性气体（如C₄F₈）增多，可提升对底层的选择性，但易产生残留物。 | 涉及复杂的多组分气体化学，通过高通量实验和机器学习优化配方。 | ||
| 腔体压力 | 影响离子平均自由程和反应物驻留时间。 | ||
| 低压（< 10 mTorr）有利于各向异性，但均匀性难控；高压则反之。 | 过刻蚀阶段可能在动态变化的压力下进行，以优化不同步骤的形貌控制。 |
数据溯源与精度现状： 公开信息显示，在3 nm GAA（Gate-All-Around）架构中，核心薄膜层厚已低至个位数纳米，过刻蚀导致的厚度控制精度须达到埃级别（来源：IMEC等研究机构公开技术路线图，2023-2024年）。
🗺️ 技术路线（从粗放余量到原子层雕刻）
过刻蚀技术的发展史，就是一部不断逼近物理极限、将“工艺余量”压缩到极致的历史。
路线一：恒定时间过刻蚀（最传统）
- 方案：主刻蚀结束后，使用固定配方（功率、气体、压力）运行一段固定时间。
- 特点：简单、稳定、对设备要求最低。
- 局限：完全无法补偿因腔体状态漂移、来料晶圆差异（如膜厚波动）或设备老化带来的变化。工艺窗口最窄，“安全冗余”必须以最大可能的不均匀性来设计，牺牲巨大。目前仅在成熟制程或非关键层使用。
路线二：基于先进过程控制的自适应过刻蚀（当前主流）
- 方案：将刻蚀设备与量测设备整合，形成反馈闭环。例如：
- 量测：刻蚀后，量测设备测量晶圆不同位置的关键尺寸或膜厚。
- 反馈：APC系统基于量测结果，计算出能补偿本次偏差的过刻蚀时间调整量。
- 控制：在下一批次晶圆的工艺配方中自动应用新的过刻蚀时间。
- 特点：能够有效抑制批次间漂移，大幅提升工艺能力指数（Cpk）。这是目前28 nm至5 nm节点的核心技术。
- 挑战：仅能补偿系统性偏差，对晶圆内的随机性不均匀改善有限。且对量测精度和APC建模能力要求高。
路线三：原位终点检测驱动的动态过刻蚀（前沿探索）
- 方案：不依赖于预先设定的时间，而是在过刻蚀过程中持续监测与底层材料相关的信号（如OES、干涉光谱），一旦探测到底层材料被刻蚀的特征，即刻停止。
- 特点：真正实现“刻到就停”向“感觉到才停”的转变。能从根源上应对来料不均匀。
- 挑战：过刻蚀窗口极窄，对EPD的响应速度、信噪比和算法鲁棒性提出了近乎苛刻的要求。公开资料显示，该技术在部分特定膜层有应用，但尚未成为主流节点的通用方案。
路线四：原子层刻蚀技术（过刻蚀的终极形态）
- 方案：将刻蚀过程分解为无限循环的、自限制的“吸附-活化”原子层去除步骤。每一步只去除一层原子。
- 对过刻蚀的颠覆：ALE本质上消除了“过刻蚀”的传统概念。因为它可以实现对刻蚀深度在原子级精度的“数数”式控制。无论晶圆任何位置，都可以精确刻蚀N个原子层后停止。
- 现状与未来：ALE已被用于先进逻辑和存储的部分关键步骤（如自对准接触孔刻蚀、纳米片释放等），是3 nm及以下节点不可或缺的技术，但它仍无法完全替代所有传统刻蚀（速率是主要瓶颈）。未来的过刻蚀，可能演变为在快速的主刻蚀之后，切换至由ALE模式执行的、零损伤的“原子级清理”步骤。
🧩 上游：精密制造与原料的困境
过刻蚀工艺的极限，由其上游设备和材料供应链的精度直接定义。
| 上游环节 | 核心构成 | 对过刻蚀的关键影响 | 市场格局与瓶颈 |
|---|---|---|---|
| 刻蚀设备 | 等离子体源、腔体、静电卡盘、RF系统 | 刻蚀均匀性的物理基础。腔体流场、电场、温场的设计决定了晶圆不同位置刻蚀速率的先天差异。 | Lam Research、东京电子（TEL）、应用材料（AMAT）合计约占全球干法刻蚀市场超**85%**的份额（来源：Gartner，2023年数据）。 |
| 精密零部件 | 静电卡盘（ESC）、RF电源、质量流量控制器（MFC）、真空阀门 | EPD信号的精确提取与反馈执行环节的核心硬件短板。特别是ESC的温度均匀性直接关系到晶圆表面纳米级的刻蚀速率分布。 | 国产化率极低，是国产刻蚀设备迈向高端的关键卡点。高精度RF电源、特气用MFC等严重依赖日美供应商（公开资料，未见已量产进入主流产线的国产替代方案）。 |
| 特种电子气体 | 高纯CF₄、C₄F₈、CHF₃、SF₆、NF₃等 | 等离子体化学反应的“弹药”，其纯度直接影响反应的可预测性和选择性。杂质会引入不可控的刻蚀反应，导致局部缺陷。 | 高纯（≥6N）含氟特气市场长期由日本大阳日酸、法国液化空气、德国林德等主导。中国如华特气体、南大光电等已有部分产品通过验证，但整体自给率仍有提升空间（来源：中国电子材料行业协会，2023年评述）。 |
| 终点检测模块 | 光学发射光谱、干涉测量、质谱仪 | 过刻蚀的“起跑枪”。其灵敏度、采样频率和数据分析算法，是决定“何时开始过刻蚀”唯一判别标准的准确性。 | 此技术通常作为子模块由设备商（Lam、AMAT）或专业光学公司（如Verity Instruments）集成，属于高度定制化的核心软件。 |
🎯 下游：从AI算力到存力的需求引擎
过刻蚀工艺的每一次精度提升，最终都转化为下游芯片的性能跃迁和良率保障。
-
AI/高性能计算芯片：最苛刻的客户。 英伟达H100/B200系列GPU、AMD MI300X、昇腾910B等大算力芯片，均采用5 nm/4 nm或更先进制程。其核心逻辑区域的晶体管密度极高，栅极和金属互连线的关键尺寸对过刻蚀导致的任何微小偏移都极为敏感。过刻蚀控制的失当，直接影响晶体管开关速度（时钟频率上不去）和漏电流（功耗飙升），对能效比构成致命打击。
-
先进存储：从2D到3D的深度挑战。 在3D NAND闪存制造中，随着堆叠层数向200层以上演进，垂直沟道孔（Channel Hole）的深宽比已超过100:1。要在数微米深的孔洞底部完成均匀刻蚀，需要极长的过刻蚀时间来补偿深孔底部的速率衰减。而在DRAM制造中，电容器沟槽的刻蚀同样面临类似的高深宽比挑战。
-
先进封装：超越摩尔定律的关键赛道。 CoWoS（Chip on Wafer on Substrate）、HBM（高带宽内存）中，硅通孔（TSV）的刻蚀是核心工艺。TSV深度达数十微米，深宽比通常在10:1至20:1之间。过刻蚀不足会导致底部接触不良，过度则会损伤已制备的底部结构。这是一个对设备均匀性和工艺控制同样要求极高的中端应用场景，也是国产刻蚀设备渗透率较高的领域。
🏢 受益公司：全球格局与国产先锋
过刻蚀工艺的演进和需求爆发，使其所处的产业链环节价值凸显。
（一）全球集成设备巨头：定义标准，收割红利
- 泛林集团（Lam Research）：号称“刻蚀之王”。据其2023财年年报，其营业收入约174亿美元。其Kiyo系列（导体刻蚀）和Flex系列（介质刻蚀）是构成先进逻辑与存储芯片制造的核心，对过刻蚀工艺的理解和硬件实现（如可调谐气体分布）处于业界最前沿。
- 东京电子（TEL）：其Tactras系列刻蚀系统在3D NAND的高深宽比刻蚀（如通道孔刻蚀）中占有重要地位。其发展直接受益于存储芯片堆叠层数的增加。
- 应用材料（Applied Materials）：作为综合平台型巨头，其Centris、Producer系列刻蚀设备与薄膜沉积、量测等工艺高度集成，提供协同优化方案。
（二）中国专业设备尖兵：国产化突围的关键
- 中微公司（AMEC，688012）：国产刻蚀龙头。据公司2023年年报，刻蚀设备收入约47亿元，营收贡献超75%。其电容耦合等离子体（CCP）刻蚀设备已在5 nm逻辑产线上获得重复订单，主要用于通孔、沟槽等高深宽比结构，是挑战过刻蚀极限的核心设备。其ICP设备亦在高速增长。
- 北方华创（NAURA，002371）：综合型半导体设备平台。据公司2023年年报，其刻蚀设备收入超60亿元，以ICP刻蚀为主，覆盖逻辑、存储、功率等多种应用，特别是在金属互连层刻蚀方面有深厚积累，是成熟制程和中端应用领域国产化的重要力量。
📈 市场规模与增长驱动力
（注：以下为对刻蚀设备市场的量化呈现，过刻蚀作为工艺环节，其价值内嵌于设备市场之中。）
- 全球刻蚀设备市场规模：据Gartner数据，2023年全球半导体刻蚀设备市场规模约为240亿-260亿美元，是半导体前道设备中占比最高、价值量最大的市场之一。
- 增长引擎一：先进制程迭代。 随着晶体管结构从FinFET向GAA演进，单位芯片面积的刻蚀工序数（特别是高精度刻蚀）急剧增加。VLSI Research（现更名为TechInsights）曾在2022年报告中指出，刻蚀步骤在先进逻辑制程总工序中的占比已从20%提升至30%以上。每次制程升级都意味着规模更大、精度更高的过刻蚀需求。
- 增长引擎二：3D NAND堆叠层数增长。 堆叠层数从128层向200层、300层+进军，直接导致高深宽比刻蚀（通道孔、阶梯台阶）的总量线性增长，过刻蚀的时间和难度也随之陡增。
- 增长引擎三：设备投资强度提升。 新建一条月产5万片的3 nm晶圆产线，其总投资中刻蚀设备采购额占比预计将持续扩大。而中国大力推进半导体产业自主化，带来了可观的境内本土采购增量（主要以成熟制程设备为主，但长期目标是进入核心梯队）。
⚔️ 关键玩家对比：Lam Research vs. 东京电子 vs. 中微公司
为了深度理解过刻蚀的产业实践，我们选取三家代表公司，按几种典型工艺场景进行对比。
| 对标场景 | Lam Research | 东京电子（TEL） | 中微公司（AMEC） |
|---|---|---|---|
| **先进逻辑核心 | |||
| (≤5 nm GAA)** | 绝对主导者。 其ALE技术和差异化气体分布设计，为极窄窗口的过刻蚀控制建立了标杆，是台积电、三星核心产线的首选。 | 关键验证方。 积极参与先进逻辑的研发与验证，尤其在部分关键高深宽比结构上有竞争力，但总体量产份额落后于Lam。份额数据需以Gartner等机构最新披露为准。 | 初步进入者。 CCP设备已在部分5 nm产线获得验证和重复订单，主要用于一些特定结构。这是国产设备在最前沿工艺的首次突破，但距离大规模量产应用仍有显著差距。 |
| **存储-3D NAND | |||
| (通道孔刻蚀)** | 双头寡占之一。 在200层以上产品的加工中，与TEL缠斗激烈。其Flex系列具备高射频功率和极宽射频偏压调节范围，适合长过刻蚀。 | 传统优势领域。 Tactras系列专为此类高深宽比结构优化，在全球3D NAND产线中份额极高，尤其在日本和韩国存储厂商中地位稳固。 | 聚焦中端与特定领域。 在部分CCP机会中可对应存储厂需求，但在200层+核心战场，公开信息显示其在通道孔等最高端应用量产的案例较少。 |
| **先进封装 | |||
| (TSV刻蚀)** | 技术上有溢出优势，提供高刻蚀速率设备，追求单台产能（Throughput）。 | 市场领导者之一。 在此细分市场有较强存在感和客户基础。 | 重要增长点。 其ICP和CCP设备可广泛应用于TSV等先进封装产线，已是国内封装龙头的主要国产供应商之一，并且正在追赶国际品牌的产率表现。 |
⚠️ 风险（不止是技术）
- 技术风险：窗口失守。 当制程微缩至物理极限时，固有的材料、设备波动可能会完全淹没工艺窗口。例如，一个本应5秒的过刻蚀步骤，若设备的晶圆间重复性无法稳定控制在±0.5秒内，将直接导致批次性良率崩溃。这是对设备热场、电场、流场长期稳定性以及APC算法精度的终极考验。
- 专利与知识产权风险：工艺秘方壁垒。 过刻蚀配方，特别是先进节点的气体组合、快速原位探测算法、与APC联动参数，是比设备硬件更深的“工艺秘方”（Know-how）。它们几乎不公开，形不成专利保护，完全靠顶尖工程师团队通过千万次实验积累，构成了代工厂和设备商之间最深的护城河。中国厂商在这一隐性知识领域积累尚浅。
- 供应链中断风险：关键零部件的“卡脖子”。 高均匀性静电卡盘、超高稳定度射频电源等核心部件，其精度直接决定了过刻蚀的工艺上限。过度依赖单一或区域性供应商，使得先进刻蚀工艺能力扩张面临非技术性风险。
- “测不准”风险：量测能力滞后工艺。 “无法测量便无法控制”。当需要控制的过刻蚀量进入原子级别时，传统的CD-SEM和光学量测工具的精度和准确性已经跟不上。缺乏高精度的原位（In-Situ）和在线（In-Line）量测手段，使得工艺控制存在“盲飞”的可能。
💡 误读纠偏∶过刻蚀的真相与迷思
对于过刻蚀，外界和部分产业内人士常存在几大典型误读：
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误读一：“过刻蚀就是工艺做坏了，是不得已的补偿手段。” 真相：恰恰相反，过刻蚀是现代先进半导体制造中一项被精确设计并主动执行的、不可或缺的标准工艺模块。它不是对工艺能力不足的“愧疚式补偿”，而是为了应对物理规律导致的不均匀性，主动做出的系统性安全策略。
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误读二：“有了原子层刻蚀（ALE），过刻蚀工艺终将被淘汰。” 真相：这是对二者关系的误解。ALE解决的是超高精度刻蚀的控制方法问题，而过刻蚀解决的是面向整片晶圆区域内速率不均匀性的工艺补偿策略问题。即使未来主刻蚀大规模采用ALE，只要晶圆上不同位置的去除速率存在差异，就需要某种形式的“多刻一会儿”（即ALE循环次数差）来补偿。过刻蚀的概念会演化，但不会消失。
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误读三：“过刻蚀比例越小，工艺水平越高。” 真相：过刻蚀比例的大小与工艺水平高低并无绝对关系，它高度依赖于具体的膜层结构、材料和设备特性。一个优化的工艺，其过刻蚀比例是为了恰好补偿最大不均匀性的有效安全冗余。盲目追求小比例而不顾设备真实均匀性，反而会导致严重的刻蚀残留，造成更坏的结果。
📰 最新事件（截至2025年）
- 2025年初：台积电2 nm（N2）工艺进展更新。 根据供应链调研，台积电N2 GAA工艺在关键层的刻蚀精度上，对设备均匀性指标提出了新要求，推动了其核心设备供应商（主要是Lam Research）更聚焦于腔体环境和温度均匀性的纳米级控制方案，过刻蚀窗口进一步收窄。
- 2024年下半年：国产刻蚀设备验证节点突破。 中微公司在投资者交流纪要中披露，其CCP刻蚀设备在国内头部逻辑晶圆厂的5 nm产线上，获得更多的重复性订单，用于验证更多层的量产能力。这标志着国产刻蚀在最先进的量产过刻蚀工艺中开始获得持续入场资格。
- 2024年：3D NAND 300层+技术竞赛。 三星、SK海力士等发布300层以上3D NAND路线图。这对深孔刻蚀提出了超过15微米刻蚀深度和超过120:1深宽比的挑战，其过刻蚀过程控制远超现有工艺能力，成为存储设备升级的核心驱动力。
- 2024年：《芯片与科学法案》及出口管制影响深化。 美国与其盟友进一步细化了对华出口先进制程刻蚀设备及关键组件的管制范围，尤其聚焦于能服务特定深宽比和高精度均匀性的设备。这既是挑战，也客观上为中国国内设备、零部件产业释放了明确的替代空间。
🔍 跟踪指标（衡量产业脉搏）
要动态追踪过刻蚀技术与产业发展，可关注以下核心指标：
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设备商技术指标：
- 晶圆内刻蚀均匀性：关注Lam、TEL、中微等头部厂商最新机型发布的工艺演示数据，特别是3σ均匀性是否突破 <1 nm 大关。
- 原子层刻蚀的产业渗透率：关注ALE技术在先进逻辑（特别是GAA相关步骤）和存储（通道孔刻蚀）中的应用节点和产出占比。
- 新机型发布：紧密关注针对2 nm及以下节点所发布的新设备，分析其宣传的均匀性、EPD技术、APC系统的根本性升级。
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制造商业绩与采购信号：
- 台积电、三星、Intel的资本支出中用于刻蚀的比例：这一比例持续攀升，是对过刻蚀等高端刻蚀工艺价值量最直接的量化确认。
- 中国本土晶圆厂的设备招标：定期跟踪华虹、中芯国际、长存等主要产线的刻蚀设备中标情况，计算国产设备份额的变化率，是国产化进程最真实的“温度计”。
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供应链国产化率：
- 国产特气、零部件的客户导入公告：密切关注华特气体、南大光电、富创精密等公司的客户验证进展公告，作为判断国产配套能力的关键跟踪指标。
📚 信源
- Gartner, Market Share: Semiconductor Wafer Fab Equipment, Worldwide, 2023.
- VLSI Research (TechInsights), Semiconductor Equipment Market Report, 2022.
- Imec, Transistor Roadmap Report & Public Presentations, 2023-2024.
- Lam Research, 2023 Annual Report & SEC 10-K Filing.
- 中微公司, 2023年年度报告及投资者关系活动记录.
- 北方华创, 2023年年度报告.
- 中国电子材料行业协会（CEMIA）, 电子特种气体行业市场调研报告，2023.
- 各大半导体设备公司及代工厂公开技术研讨会论文与公开技术博客。
最后更新：2025年 | chain-chip-core