過刻蝕
⚡ 3 秒看懂（一秒抓住本質）
過刻蝕（Over-Etch）是幹法刻蝕工藝中，在目標膜層被完全穿透後，繼續施加的額外刻蝕步驟。它以微量犧牲底層材料為代價，換取整片晶圓上、萬億個微觀結構刻蝕深度的高度一致性。在先進製程中，這意味著要在直徑300毫米的晶圓表面，將刻蝕深度的差異控制在一兩個原子層的尺度之內。
📖 3 分鐘產業解釋（從業者視角的深度解讀）
過刻蝕不是工藝失誤，而是刻蝕均勻性物理極限下的必然工藝冗餘。如果矽基文明是一場追求極致精度的微觀造山運動，那麼等離子體刻蝕就是那把塑造山巒的風蝕之刃，而過刻蝕，則是為了讓風能夠吹拂到每一處溝壑，確保不會有任何一座“山峰”殘留。
為什麼必須“多刻一會兒”？ 幹法刻蝕發生在等離子體腔室中。儘管裝置製造商窮盡半世紀智慧最佳化氣流、電場與磁場分佈，但等離子體密度在晶圓中心與邊緣仍存在無法徹底消除的徑向梯度。這種物理上的不均勻性意味著，當晶圓中心區域的某一膜層恰好被刻穿時，邊緣區域可能早已完成，也可能尚有殘留。為了確保整片晶圓上所有裸片（Die）的同一層結構都被完全開啟，工藝工程師必須在終點檢測（EPD）系統發出“已穿透”訊號後，再追加一段精確定義的“安全冗餘”時間。這個冗餘，就是過刻蝕。
在人類微觀製造能力的邊界上跳舞： 過刻蝕是名副其實的“刀尖上的藝術”。不足，則底部殘留物（Footing）會導致電晶體短路或斷路，使晶片成為廢鐵。過度，則會鑿穿下層材料、掏蝕側壁，使關鍵尺寸（CD）漂移，導致電晶體效能漂移甚至完全失效。進入3奈米及以下節點，柵極長度已微縮至十幾個矽原子並排的尺度，留給過刻蝕的工藝視窗從過去的幾十奈米縮減至埃（Angstrom）級。這不再僅僅是“多刻一會兒”的簡單工藝步驟，而是對裝置硬體均勻性、即時感測精度和材料選擇比控制的終極考驗。
🔬 技術原理（原子級的精確挖礦）
1. 物理根源：一個永恆的均勻性難題
過刻蝕存在的根本原因，源於幹法刻蝕腔室內在的微觀不均勻性，主要體現在三個層面：
- 宏觀徑向不均勻性：這是最顯著的差異。由於氣體注入位置、射頻（RF）電源耦合方式以及泵的排氣口位置等硬體設計的固有特徵，等離子體密度通常在晶圓中心與邊緣存在幾個百分點的差異。例如，一種常見的情況是邊緣刻蝕速率比中心快5% - 15%。同理，晶圓內刻蝕速率分佈也存在類似波動。對於一個需要在晶圓中心刻蝕100奈米深度的工藝，邊緣可能已經刻蝕了110奈米。為了確保中心區域的目標膜層被徹底清除，必須額外增加刻蝕時間，讓中心區域趕上邊緣的進度。這個額外的時間，就構成了過刻蝕的主體。
- 微觀負載效應（Loading Effect）：晶片內部並非均勻的“平原”，而是佈滿密度各異的“圖形森林”。在圖案稀疏的區域（宏觀開口面積大），刻蝕反應生成的揮發性產物能迅速被抽走，新鮮反應氣體能快速補充，導致刻蝕速率快；而在圖案密集區（宏觀開口面積小），反應物濃度低、產物難以及時排出，刻蝕速率則相對較慢。這種由於圖形密度差異導致的區域性刻蝕速率差異，被稱為負載效應。過刻蝕步驟必須補償這種由晶片版圖設計決定的、完全可預測但無法避免的速率差異。
- 晶圓自身形貌影響：隨著三維堆疊結構的演進（如3D NAND的垂直溝道、GAA的奈米片），刻蝕前沿在不同深度、不同形貌下，離子入射角和反應物輸運效率均會發生變化。例如，深孔底部的刻蝕速率就會顯著慢於孔口，更需要足夠的過刻蝕時間來保證整個高深寬比結構完全開啟。
2. 工藝執行：主刻蝕與過刻蝕的配合
一個完整的刻蝕配方可被清晰地劃分為兩個主要階段：
- 第一階段：主刻蝕。 這一階段的工藝引數最佳化目標是在保證高選擇比（對底層材料）和高各向異性（垂直刻蝕）的前提下，實現儘可能高的刻蝕速率。當刻蝕接近目標介面時，工藝的重心從“速率”轉向“精確控制”。
- 訊號觸發點：終點檢測。 主刻蝕的終結完全由終點檢測系統決定。最常見的是光學發射光譜，它通過監測等離子體中特定反應產物或反應物的特徵光譜強度的突變（例如，當含膜層元素的訊號強度急劇下降，而含底層元素的訊號強度上升時）來確定刻蝕是否穿透了目標層。這是整個刻蝕工藝鏈中最關鍵的即時訊號。
- 第二階段：過刻蝕。 一旦EPD系統發出“穿透”訊號，工藝配方會立刻切換到預設的過刻蝕步驟。此階段的核心指標不再是速率，而是對過刻蝕量、對下層材料的損傷和形貌的控制。其時間長度（過刻蝕時間）與主刻蝕達到EPD訊號所需時間的比值，即過刻蝕百分比，是關鍵的工藝量化指標。
3. 系統構成：決定過刻蝕精度的硬體閉環
精確的過刻蝕並非僅靠一個時間引數，而是由一套精密硬體系統協同實現的：
- 高穩定性的等離子體源：無論是電感耦合等離子體還是電容耦合等離子體源，其產生等離子體密度的時空穩定性，是所有均勻性控制的基礎。任何微小波動都會被放大為刻蝕速率的差異。
- 高精度的射頻偏壓系統：通過施加在晶圓承載臺（靜電卡盤）上的獨立RF偏壓，可以精確控制轟擊晶圓的離子能量和方向。在過刻蝕階段，通常會適度降低偏壓，以減少物理轟擊對下層造成的損傷。
- 高速、高靈敏度的EPD系統：除了光學發射光譜，還有干涉測量法、質譜法等。其取樣速率和訊雜比直接決定了過刻蝕“起跑線”的即時性和一致性。
- 先進的工藝控制系統（APC）：現代刻蝕裝置普遍配備了APC。系統可以對上一批次晶圓的刻蝕結果（如膜厚、CD）進行量測，然後通過演算法自動對下一批次晶圓的過刻蝕時間進行微調，實現批次間（Wafer-to-Wafer）的補償控制。
📊 關鍵引數（量化控制的藝術）
過刻蝕工藝的優劣由一系列精確的物理和化學引數定義。其核心在於平衡“刻淨”與“過度”的天平。
| 引數類別 | 關鍵引數 | 作用與典型影響 | 先進節點目標（≤ 5 nm） |
|---|---|---|---|
| 時間與速率 | 過刻蝕比例（OE%） | OE% = (過刻蝕時間 / 主刻蝕EPD時間) × 100%。 | |
| 典型值：10% - 80%（2023年行業通用，來源：半導體制造工藝教材及公開論文）。 | |||
| 過小則殘留；過大則損傷底層。 | OE%視窗極窄，且向更低比例發展，以分鐘甚至秒為單位進行控制。 | ||
| 過刻蝕量 | 過刻蝕步驟實際去除的底層材料厚度。 | ||
| 直接決定對底層結構的損傷程度。 | 需控制在幾奈米甚至亞奈米級別。 | ||
| 電氣引數 | 射頻源功率 | 控制等離子體密度。 | |
| 升高功率通常能提高均勻性，但會加劇等離子體損傷。 | 採用脈衝化RF技術，在脈衝關閉期間讓電荷消散，減少對薄柵氧化層的損傷。 | ||
| 射頻偏壓功率 | 控制離子轟擊能量和方向性。 | ||
| 過高會造成物理濺射損傷、晶格缺陷；過低則可能導致各向異性變差。 | 過刻蝕階段通常使用極低的（< 50V）或脈衝偏壓。 | ||
| 化學引數 | 氣體流量與組分比 | 通過調節CF₄/C₄F₈/O₂/Ar等氣體的比例，控制聚合物沉積與刻蝕的平衡。 | |
| 聚合性氣體（如C₄F₈）增多，可提升對底層的選擇性，但易產生殘留物。 | 涉及複雜的多組分氣體化學，通過高通量實驗和機器學習最佳化配方。 | ||
| 腔體壓力 | 影響離子平均自由程和反應物駐留時間。 | ||
| 低壓（< 10 mTorr）有利於各向異性，但均勻性難控；高壓則反之。 | 過刻蝕階段可能在動態變化的壓力下進行，以最佳化不同步驟的形貌控制。 |
資料溯源與精度現狀： 公開資訊顯示，在3 nm GAA（Gate-All-Around）架構中，核心薄膜層厚已低至個位數奈米，過刻蝕導致的厚度控制精度須達到埃級別（來源：IMEC等研究機構公開技術路線圖，2023-2024年）。
🗺️ 技術路線（從粗放餘量到原子層雕刻）
過刻蝕技術的發展史，就是一部不斷逼近物理極限、將“工藝餘量”壓縮到極致的歷史。
路線一：恆定時間過刻蝕（最傳統）
- 方案：主刻蝕結束後，使用固定配方（功率、氣體、壓力）執行一段固定時間。
- 特點：簡單、穩定、對裝置要求最低。
- 侷限：完全無法補償因腔體狀態漂移、來料晶圓差異（如膜厚波動）或裝置老化帶來的變化。工藝視窗最窄，“安全冗餘”必須以最大可能的不均勻性來設計，犧牲巨大。目前僅在成熟製程或非關鍵層使用。
路線二：基於先進過程控制的自適應過刻蝕（當前主流）
- 方案：將刻蝕裝置與量測裝置整合，形成反饋閉環。例如：
- 量測：刻蝕後，量測裝置測量晶圓不同位置的關鍵尺寸或膜厚。
- 反饋：APC系統基於量測結果，計算出能補償本次偏差的過刻蝕時間調整量。
- 控制：在下一批次晶圓的工藝配方中自動應用新的過刻蝕時間。
- 特點：能夠有效抑制批次間漂移，大幅提升工藝能力指數（Cpk）。這是目前28 nm至5 nm節點的核心技術。
- 挑戰：僅能補償系統性偏差，對晶圓內的隨機性不均勻改善有限。且對量測精度和APC建模能力要求高。
路線三：原位終點檢測驅動的動態過刻蝕（前沿探索）
- 方案：不依賴於預先設定的時間，而是在過刻蝕過程中持續監測與底層材料相關的訊號（如OES、干涉光譜），一旦探測到底層材料被刻蝕的特徵，即刻停止。
- 特點：真正實現“刻到就停”向“感覺到才停”的轉變。能從根源上應對來料不均勻。
- 挑戰：過刻蝕視窗極窄，對EPD的響應速度、訊雜比和演算法魯棒性提出了近乎苛刻的要求。公開資料顯示，該技術在部分特定膜層有應用，但尚未成為主流節點的通用方案。
路線四：原子層刻蝕技術（過刻蝕的終極形態）
- 方案：將刻蝕過程分解為無限迴圈的、自限制的“吸附-活化”原子層去除步驟。每一步只去除一層原子。
- 對過刻蝕的顛覆：ALE本質上消除了“過刻蝕”的傳統概念。因為它可以實現對刻蝕深度在原子級精度的“數數”式控制。無論晶圓任何位置，都可以精確刻蝕N個原子層後停止。
- 現狀與未來：ALE已被用於先進邏輯和儲存的部分關鍵步驟（如自對準接觸孔刻蝕、奈米片釋放等），是3 nm及以下節點不可或缺的技術，但它仍無法完全替代所有傳統刻蝕（速率是主要瓶頸）。未來的過刻蝕，可能演變為在快速的主刻蝕之後，切換至由ALE模式執行的、零損傷的“原子級清理”步驟。
🧩 上游：精密製造與原料的困境
過刻蝕工藝的極限，由其上游裝置和材料供應鏈的精度直接定義。
| 上游環節 | 核心構成 | 對過刻蝕的關鍵影響 | 市場格局與瓶頸 |
|---|---|---|---|
| 刻蝕裝置 | 等離子體源、腔體、靜電卡盤、RF系統 | 刻蝕均勻性的物理基礎。腔體流場、電場、溫場的設計決定了晶圓不同位置刻蝕速率的先天差異。 | Lam Research、東京電子（TEL）、應用材料（AMAT）合計約佔全球幹法刻蝕市場超**85%**的份額（來源：Gartner，2023年資料）。 |
| 精密零部件 | 靜電卡盤（ESC）、RF電源、質量流量控制器（MFC）、真空閥門 | EPD訊號的精確提取與反饋執行環節的核心硬體短板。特別是ESC的溫度均勻性直接關係到晶圓表面奈米級的刻蝕速率分佈。 | 國產化率極低，是國產刻蝕裝置邁向高階的關鍵卡點。高精度RF電源、特氣用MFC等嚴重依賴日美供應商（公開資料，未見已量產進入主流產線的國產替代方案）。 |
| 特種電子氣體 | 高純CF₄、C₄F₈、CHF₃、SF₆、NF₃等 | 等離子體化學反應的“彈藥”，其純度直接影響反應的可預測性和選擇性。雜質會引入不可控的刻蝕反應，導致區域性缺陷。 | 高純（≥6N）含氟特氣市場長期由日本大陽日酸、法國液化空氣、德國林德等主導。中國如華特氣體、南大光電等已有部分產品通過驗證，但整體自給率仍有提升空間（來源：中國電子材料行業協會，2023年評述）。 |
| 終點檢測模組 | 光學發射光譜、干涉測量、質譜儀 | 過刻蝕的“起跑槍”。其靈敏度、取樣頻率和資料分析演算法，是決定“何時開始過刻蝕”唯一判別標準的準確性。 | 此技術通常作為子模組由裝置商（Lam、AMAT）或專業光學公司（如Verity Instruments）整合，屬於高度定製化的核心軟體。 |
🎯 下游：從AI算力到存力的需求引擎
過刻蝕工藝的每一次精度提升，最終都轉化為下游晶片的效能躍遷和良率保障。
-
AI/高效能運算晶片：最苛刻的客戶。 輝達H100/B200系列GPU、AMD MI300X、昇騰910B等大算力晶片，均採用5 nm/4 nm或更先進製程。其核心邏輯區域的電晶體密度極高，柵極和金屬互連線的關鍵尺寸對過刻蝕導致的任何微小偏移都極為敏感。過刻蝕控制的失當，直接影響電晶體開關速度（時脈頻率上不去）和漏電流（功耗飆升），對能效比構成致命打擊。
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先進儲存：從2D到3D的深度挑戰。 在3D NAND快閃記憶體製造中，隨著堆疊層數向200層以上演進，垂直溝道孔（Channel Hole）的深寬比已超過100:1。要在數微米深的孔洞底部完成均勻刻蝕，需要極長的過刻蝕時間來補償深孔底部的速率衰減。而在DRAM製造中，電容器溝槽的刻蝕同樣面臨類似的高深寬比挑戰。
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先進封裝：超越摩爾定律的關鍵賽道。 CoWoS（Chip on Wafer on Substrate）、HBM（高頻寬記憶體）中，矽通孔（TSV）的刻蝕是核心工藝。TSV深度達數十微米，深寬比通常在10:1至20:1之間。過刻蝕不足會導致底部接觸不良，過度則會損傷已製備的底部結構。這是一個對裝置均勻性和工藝控制同樣要求極高的中端應用場景，也是國產刻蝕裝置滲透率較高的領域。
🏢 受益公司：全球格局與國產先鋒
過刻蝕工藝的演進和需求爆發，使其所處的產業鏈環節價值凸顯。
（一）全球整合裝置巨頭：定義標準，收割紅利
- 科林研發集團（Lam Research）：號稱“刻蝕之王”。據其2023財年年報，其營業營收約174億美元。其Kiyo系列（導體刻蝕）和Flex系列（介質刻蝕）是構成先進邏輯與儲存晶片製造的核心，對過刻蝕工藝的理解和硬體實現（如可調諧氣體分佈）處於業界最前沿。
- 東京電子（TEL）：其Tactras系列刻蝕系統在3D NAND的高深寬比刻蝕（如通道孔刻蝕）中佔有重要地位。其發展直接受益於儲存晶片堆疊層數的增加。
- 應用材料（Applied Materials）：作為綜合平台型巨頭，其Centris、Producer系列刻蝕裝置與薄膜沉積、量測等工藝高度整合，提供協同最佳化方案。
（二）中國專業裝置尖兵：國產化突圍的關鍵
- 中微公司（AMEC，688012）：國產刻蝕龍頭。據公司2023年年報，刻蝕裝置營收約47億元，營收貢獻超75%。其電容耦合等離子體（CCP）刻蝕裝置已在5 nm邏輯產線上獲得重複訂單，主要用於通孔、溝槽等高深寬比結構，是挑戰過刻蝕極限的核心裝置。其ICP裝置亦在高速增長。
- 北方華創（NAURA，002371）：綜合型半導體裝置平台。據公司2023年年報，其刻蝕裝置營收超60億元，以ICP刻蝕為主，覆蓋邏輯、儲存、功率等多種應用，特別是在金屬互連層刻蝕方面有深厚積累，是成熟製程和中端應用領域國產化的重要力量。
📈 市場規模與增長驅動力
（注：以下為對刻蝕裝置市場的量化呈現，過刻蝕作為工藝環節，其價值內嵌於裝置市場之中。）
- 全球刻蝕裝置市場規模：據Gartner資料，2023年全球半導體刻蝕裝置市場規模約為240億-260億美元，是半導體前道裝置中佔比最高、價值量最大的市場之一。
- 增長引擎一：先進製程迭代。 隨著電晶體結構從FinFET向GAA演進，單位晶片面積的刻蝕工序數（特別是高精度刻蝕）急劇增加。VLSI Research（現更名為TechInsights）曾在2022年報告中指出，刻蝕步驟在先進邏輯製程總工序中的佔比已從20%提升至30%以上。每次製程升級都意味著規模更大、精度更高的過刻蝕需求。
- 增長引擎二：3D NAND堆疊層數增長。 堆疊層數從128層向200層、300層+進軍，直接導致高深寬比刻蝕（通道孔、階梯臺階）的總量線性增長，過刻蝕的時間和難度也隨之陡增。
- 增長引擎三：裝置投資強度提升。 新建一條月產5萬片的3 nm晶圓產線，其總投資中刻蝕裝置採購額佔比預計將持續擴大。而中國大力推進半導體產業自主化，帶來了可觀的境內本土採購增量（主要以成熟製程裝置為主，但長期目標是進入核心梯隊）。
⚔️ 關鍵玩家對比：Lam Research vs. 東京電子 vs. 中微公司
為了深度理解過刻蝕的產業實踐，我們選取三家代表公司，按幾種典型工藝場景進行對比。
| 對標場景 | Lam Research | 東京電子（TEL） | 中微公司（AMEC） |
|---|---|---|---|
| **先進邏輯核心 | |||
| (≤5 nm GAA)** | 絕對主導者。 其ALE技術和差異化氣體分佈設計，為極窄視窗的過刻蝕控制建立了標杆，是台積電、三星核心產線的首選。 | 關鍵驗證方。 積極參與先進邏輯的研發與驗證，尤其在部分關鍵高深寬比結構上有競爭力，但總體量產份額落後於Lam。份額資料需以Gartner等機構最新揭露為準。 | 初步進入者。 CCP裝置已在部分5 nm產線獲得驗證和重複訂單，主要用於一些特定結構。這是國產裝置在最前沿工藝的首次突破，但距離大規模量產應用仍有顯著差距。 |
| **儲存-3D NAND | |||
| (通道孔刻蝕)** | 雙頭寡佔之一。 在200層以上產品的加工中，與TEL纏鬥激烈。其Flex系列具備高射頻功率和極寬射頻偏壓調節範圍，適合長過刻蝕。 | 傳統優勢領域。 Tactras系列專為此類高深寬比結構最佳化，在全球3D NAND產線中份額極高，尤其在日本和韓國儲存廠商中地位穩固。 | 聚焦中端與特定領域。 在部分CCP機會中可對應儲存廠需求，但在200層+核心戰場，公開資訊顯示其在通道孔等最高階應用量產的案例較少。 |
| **先進封裝 | |||
| (TSV刻蝕)** | 技術上有溢位優勢，提供高刻蝕速率裝置，追求單臺產能（Throughput）。 | 市場領導者之一。 在此細分市場有較強存在感和客戶基礎。 | 重要增長點。 其ICP和CCP裝置可廣泛應用於TSV等先進封裝產線，已是國內封裝龍頭的主要國產供應商之一，並且正在追趕國際品牌的產率表現。 |
⚠️ 風險（不止是技術）
- 技術風險：視窗失守。 當製程微縮至物理極限時，固有的材料、裝置波動可能會完全淹沒工藝視窗。例如，一個本應5秒的過刻蝕步驟，若裝置的晶圓間重複性無法穩定控制在±0.5秒內，將直接導致批次性良率崩潰。這是對裝置熱場、電場、流場長期穩定性以及APC演算法精度的終極考驗。
- 專利與智慧財產權風險：工藝秘方壁壘。 過刻蝕配方，特別是先進節點的氣體組合、快速原位探測演算法、與APC聯動引數，是比裝置硬體更深的“工藝秘方”（Know-how）。它們幾乎不公開，形不成專利保護，完全靠頂尖工程師團隊通過千萬次實驗積累，構成了代工廠和裝置商之間最深的護城河。中國廠商在這一隱性知識領域積累尚淺。
- 供應鏈中斷風險：關鍵零部件的“卡脖子”。 高均勻性靜電卡盤、超高穩定度射頻電源等核心部件，其精度直接決定了過刻蝕的工藝上限。過度依賴單一或區域性供應商，使得先進刻蝕工藝能力擴張面臨非技術性風險。
- “測不準”風險：量測能力滯後工藝。 “無法測量便無法控制”。當需要控制的過刻蝕量進入原子級別時，傳統的CD-SEM和光學量測工具的精度和準確性已經跟不上。缺乏高精度的原位（In-Situ）和線上（In-Line）量測手段，使得工藝控制存在“盲飛”的可能。
💡 誤讀糾偏∶過刻蝕的真相與迷思
對於過刻蝕，外界和部分產業內人士常存在幾大典型誤讀：
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誤讀一：“過刻蝕就是工藝做壞了，是不得已的補償手段。” 真相：恰恰相反，過刻蝕是現代先進半導體制造中一項被精確設計並主動執行的、不可或缺的標準工藝模組。它不是對工藝能力不足的“愧疚式補償”，而是為了應對物理規律導致的不均勻性，主動做出的系統性安全策略。
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誤讀二：“有了原子層刻蝕（ALE），過刻蝕工藝終將被淘汰。” 真相：這是對二者關係的誤解。ALE解決的是超高精度刻蝕的控制方法問題，而過刻蝕解決的是面向整片晶圓區域內速率不均勻性的工藝補償策略問題。即使未來主刻蝕大規模採用ALE，只要晶圓上不同位置的去除速率存在差異，就需要某種形式的“多刻一會兒”（即ALE迴圈次數差）來補償。過刻蝕的概念會演化，但不會消失。
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誤讀三：“過刻蝕比例越小，工藝水平越高。” 真相：過刻蝕比例的大小與工藝水平高低並無絕對關係，它高度依賴於具體的膜層結構、材料和裝置特性。一個最佳化的工藝，其過刻蝕比例是為了恰好補償最大不均勻性的有效安全冗餘。盲目追求小比例而不顧裝置真實均勻性，反而會導致嚴重的刻蝕殘留，造成更壞的結果。
📰 最新事件（截至2025年）
- 2025年初：台積電2 nm（N2）工藝進展更新。 根據供應鏈調研，台積電N2 GAA工藝在關鍵層的刻蝕精度上，對裝置均勻性指標提出了新要求，推動了其核心裝置供應商（主要是Lam Research）更聚焦於腔體環境和溫度均勻性的奈米級控制方案，過刻蝕視窗進一步收窄。
- 2024年下半年：國產刻蝕裝置驗證節點突破。 中微公司在投資者交流紀要中揭露，其CCP刻蝕裝置在國內頭部邏輯晶圓廠的5 nm產線上，獲得更多的重複性訂單，用於驗證更多層的量產能力。這標誌著國產刻蝕在最先進的量產過刻蝕工藝中開始獲得持續入場資格。
- 2024年：3D NAND 300層+技術競賽。 三星、SK海力士等釋出300層以上3D NAND路線圖。這對深孔刻蝕提出了超過15微米刻蝕深度和超過120:1深寬比的挑戰，其過刻蝕過程控制遠超現有工藝能力，成為儲存裝置升級的核心驅動力。
- 2024年：《晶片與科學法案》及出口管制影響深化。 美國與其盟友進一步細化了對華出口先進製程刻蝕裝置及關鍵元件的管制範圍，尤其聚焦於能服務特定深寬比和高精度均勻性的裝置。這既是挑戰，也客觀上為中國國內裝置、零部件產業釋放了明確的替代空間。
🔍 追蹤指標（衡量產業脈搏）
要動態追蹤過刻蝕技術與產業發展，可關注以下核心指標：
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裝置商技術指標：
- 晶圓內刻蝕均勻性：關注Lam、TEL、中微等頭部廠商最新機型釋出的工藝演示資料，特別是3σ均勻性是否突破 <1 nm 大關。
- 原子層刻蝕的產業滲透率：關注ALE技術在先進邏輯（特別是GAA相關步驟）和儲存（通道孔刻蝕）中的應用節點和產出佔比。
- 新機型釋出：緊密關注針對2 nm及以下節點所釋出的新裝置，分析其宣傳的均勻性、EPD技術、APC系統的根本性升級。
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製造商業績與採購訊號：
- 台積電、三星、Intel的資本支出中用於刻蝕的比例：這一比例持續攀升，是對過刻蝕等高階刻蝕工藝價值量最直接的量化確認。
- 中國本土晶圓廠的裝置招標：定期追蹤華虹、中芯國際、長存等主要產線的刻蝕裝置中標情況，計算國產裝置份額的變化率，是國產化程序最真實的“溫度計”。
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供應鏈國產化率：
- 國產特氣、零部件的客戶匯入公告：密切關注華特氣體、南大光電、富創精密等公司的客戶驗證進展公告，作為判斷國產配套能力的關鍵追蹤指標。
📚 信源
- Gartner, Market Share: Semiconductor Wafer Fab Equipment, Worldwide, 2023.
- VLSI Research (TechInsights), Semiconductor Equipment Market Report, 2022.
- Imec, Transistor Roadmap Report & Public Presentations, 2023-2024.
- Lam Research, 2023 Annual Report & SEC 10-K Filing.
- 中微公司, 2023年年度報告及投資者關係活動記錄.
- 北方華創, 2023年年度報告.
- 中國電子材料行業協會（CEMIA）, 電子特種氣體行業市場調研究報告告，2023.
- 各大半導體裝置公司及代工廠公開技術研討會論文與公開技術部落格。
最後更新：2025年 | chain-chip-core