PCIe Gen5（PCI Express 5.0）
3 秒看懂
PCIe Gen5 = 第五代高速串行总线标准，每通道 32 GT/s，x16 插槽单向约 63 GB/s（双向 ~126 GB/s）。它是 AI 服务器里 CPU↔GPU、GPU↔NVMe SSD 之间的”基础高速公路”，也是 CXL 等新协议的物理层底座。
3 分钟产业解释
为什么 PCIe Gen5 在 AI 产业链中重要？
AI 训练/推理服务器的核心瓶颈之一是数据搬运带宽——GPU 显存再快，如果 CPU 喂数据的管道、NVMe SSD 落盘的管道不够宽，系统整体效率就会被拖累。PCIe Gen5 相比 Gen4 将每通道速率翻倍（16 GT/s → 32 GT/s），直接让：
- CPU↔GPU PCIe 通道：H100 PCIe 版本采用 PCIe 5.0 x16，单向 ~63 GB/s，约为 NVLink 的 14%，但已是 Gen4 的 2 倍。
- GPU↔NVMe SSD：企业级 Gen5 SSD（x4）理论连续读 ~15.75 GB/s，接近 Gen4 的 2 倍，让 checkpoint 读写、向量数据库检索更快。
- CXL 协议基座：CXL 1.1/2.0 运行在 PCIe 5.0 物理层之上，为内存池化、缓存一致性互连提供基础——这直接关系到 AI 推理场景的大内存需求。
产业定位：PCIe Gen5 不是 AI 算力的核心加速引擎（那是 NVLink/Infinity Fabric 的角色），但它是基础设施层的”底板带宽升级”——不升级它，CPU、SSD、网卡、DPU 等周边设备就无法跟上 GPU 的算力节奏。
15 分钟专家深入
技术定位与架构角色
在典型的 AI 服务器架构中（如下图），PCIe Gen5 承担的是 CPU 出发的扇出总线：
┌──────────────────────────────────────────────────────┐
│ CPU Socket (×2) │
│ ┌─────────┐ ┌─────────┐ ┌──────────┐ ┌────────┐ │
│ │DDR5 通道│ │CXL端口 │ │PCIe 5.0 │ │UPI/IF │ │
│ │(本地内存)│ │(内存扩展)│ │Root Port │ │(CPU互连)│ │
│ └────┬────┘ └────┬────┘ └─────┬────┘ └───┬────┘ │
└───────┼────────────┼──────────────┼────────────┼──────┘
│ │ ┌───┴───┐ │
▼ ▼ ▼ ▼ ▼
┌────────┐ ┌─────────┐ ┌──────┐ ┌──────┐ ┌──────┐
│DDR5 DIMM│ │CXL Mem │ │GPU │ │NVMe │ │DPU/ │
│ │ │Module │ │(×8) │ │SSD │ │NIC │
└────────┘ └─────────┘ │PCIe5 │ │PCIe5 │ │PCIe5 │
│x16 │ │x4 │ │x16 │
└──────┘ └──────┘ └──────┘
速率翻倍的技术路径
PCIe Gen5 相比 Gen4 实现速率翻倍，核心手段是将信号速率从 16 GT/s 提升至 32 GT/s，仍采用 NRZ（二电平）信号调制，编码仍为 128b/130b。没有改变调制方式（直到 Gen6 才切换到 PAM4），因此实现复杂度提升主要体现在：
- 模拟前端（AFE）要求更高：32 GT/s 对应 Nyquist 频率 16 GHz，通道插损预算约 36 dB（行业共识估算），对 PCB 材料（低损耗、超低损耗基板）、连接器质量要求严格。
- 均衡器复杂度增加：接收端 CTLE + DFE 级数增加，发射端 FFE 预加重更精细。
- Retimer 需求上升：当 PCB 走线超过一定长度（估算约数英寸，视板材而定），需要 Retimer 芯片做信号恢复，否则误码率无法达标。这催生了 Microchip、Astera Labs、Broadcom 等 Retimer 供应商的市场机会。
与前代/后续代际的关系
| 代际 | 速率/通道 | 编码 | 调制 | 标准发布年份 | x16 单向带宽 |
|---|---|---|---|---|---|
| Gen1 | 2.5 GT/s | 8b/10b | NRZ | 2003 | ~2 GB/s |
| Gen2 | 5.0 GT/s | 8b/10b | NRZ | 2007 | ~4 GB/s |
| Gen3 | 8.0 GT/s | 128b/130b | NRZ | 2010 | ~8 GB/s |
| Gen4 | 16 GT/s | 128b/130b | NRZ | 2017 | ~32 GB/s |
| Gen5 | 32 GT/s | 128b/130b | NRZ | 2019（规范） | ~63 GB/s |
| Gen6 | 64 GT/s* | 1b/1b + FLIT | PAM4 | 2022（规范） | ~126 GB/s |
*Gen6 的 64 GT/s 是 PAM4 等效速率（32 GBaud × 2 bit/symbol），每符号周期仍为 32 G，但每符号承载 2 bit。
技术原理（深入机制）
物理层（PHY）
┌────────────────────────────────────────────────────────┐
│ PCIe Gen5 物理层 │
│ │
│ ┌─────────────┐ 差分对 ┌─────────────────────┐ │
│ │ TX (发送端) │──────────────│ 通道 (Channel) │ │
│ │ - Serializer│ TX+/TX- │ - PCB Trace │ │
│ │ - FFE 预加重 │ │ - Connector │ │
│ │ │ │ - Via/过孔 │ │
│ └─────────────┘ └──────────┬──────────┘ │
│ │ RX+/RX- │
│ ┌───────────────────────────────────────┴──────────┐ │
│ │ RX (接收端) │ │
│ │ - CTLE (连续时间线性均衡): 补偿通道高频损耗 │ │
│ │ - DFE (判决反馈均衡): 消除码间干扰(ISI) │ │
│ │ - CDR (时钟数据恢复): 从数据流中提取时钟 │ │
│ │ - Deserializer → 并行数据输出 │ │
│ └──────────────────────────────────────────────────┘ │
└────────────────────────────────────────────────────────┘
关键参数（行业共识/PCI-SIG 规范域）：
- 信号速率：32 GT/s（NRZ，每 UI = 31.25 ps）
- 编码：128b/130b（编码开销 ~1.54%，效率远高于 Gen1/2 的 8b/10b 的 20% 开销）
- Nyquist 频率：16 GHz
- 通道插损预算：约 36 dB（在 16 GHz 处，含 PCB + 连接器 + 过孔全部损耗，估算值，实际因规范版本略有调整）
链路层（Data Link Layer）
负责 TLP（Transaction Layer Packet）的可靠传输：
- ACK/NAK 机制：接收端通过 LCRC（Link CRC）校验 TLP 完整性，错误则请求重传。
- 序列号管理：每个 TLP 带 12-bit 序列号，支持乱序检测和重排。
- 流控（Flow Control）：基于信用（Credit）的流控机制，分为 Posted、Non-Posted、Completion 三类，各自信用独立管理。
- Gen5 链路层与 Gen4 无本质架构差异，主要是时序约束更紧。
事务层（Transaction Layer）
定义 TLP 包格式，支持：
- Memory Read/Write：最常用，GPU DMA、NVMe IO 均基于此。
- I/O Read/Write：传统遗留。
- Configuration Read/Write：枚举和配置设备。
- Message：中断（MSI/MSI-X）、电源管理、错误报告等。
- Completion：对 Non-Posted 请求的应答。
TLP 最大有效载荷（Max Payload Size）：规范支持 128B ~ 4096B，典型服务器平台配置为 256B 或 512B（取决于平台/BIOS 设置）。
传输层带宽计算
单通道有效带宽 = 32 GT/s × (128 / 130) / 8 字节
= 32 × 0.98462 / 8
≈ 3.938 GB/s （单方向）
x16 插槽单向带宽 = 3.938 × 16
≈ 63.0 GB/s
x16 插槽双向带宽 ≈ 126.0 GB/s
x4 (典型 NVMe SSD) 单向 = 3.938 × 4
≈ 15.75 GB/s
⚠️ 以上为链路层有效载荷理论峰值，实际可用吞吐受 TLP 包头开销、流控效率、软件栈延迟等影响，实测通常为理论值的 70%~90%（视负载类型）。
协议层级全景
┌──────────────────────────────────────┐
│ 软件/驱动层 │
│ (NVMe Driver, GPU Driver, etc.) │
├──────────────────────────────────────┤
│ 事务层 (Transaction Layer) │
│ TLP 生成/解析, 路由, 地址译码 │
├──────────────────────────────────────┤
│ 链路层 (Data Link Layer) │
│ ACK/NAK, LCRC, 流控信用管理, │
│ 序列号, 电源状态管理 (L0/L1/L2) │
├──────────────────────────────────────┤
│ 物理层 (Physical Layer) │
│ TX/RX SerDes, FFE/CTLE/DFE, CDR, │
│ 链路训练 (LTSSM), 速率协商 │
├──────────────────────────────────────┤
│ 电气/机械层 (Connector/PCB) │
│ 金手指, 插槽, PCB 走线, Retimer │
└──────────────────────────────────────┘
LTSSM（链路训练状态机）
PCIe 链路从上电到进入正常工作状态，经过严格的训练过程：
Detect → Polling → Configuration → Recovery → L0
↑ │
└─────────┘
(速率切换/重训练)
- Detect：检测对端设备存在（通过检测端接阻抗变化）。
- Polling：协商比特锁定和符号锁定。
- Configuration：确定链路宽度（x1/x4/x8/x16）和通道映射。
- L0：正常工作状态。
- Recovery：进入 L0s/L1 低功耗状态后退出时重新训练，或检测到错误时重训练。Gen5 的 Recovery 时间约束更严格，以减少延迟抖动。
技术演进史
| 时间 | 里程碑 |
|---|---|
| 2003 | PCIe 1.0 发布，2.5 GT/s，取代 PCI/AGP 总线 |
| 2007 | PCIe 2.0，速率翻倍至 5 GT/s |
| 2010 | PCIe 3.0，8 GT/s，编码从 8b/10b 升级为 128b/130b，带宽效率大增 |
| 2017 | PCIe 4.0 正式规范发布（实际由 AMD EPYC Rome 2019 率先在服务器端量产） |
| 2019.05 | PCIe 5.0 规范（v5.0）由 PCI-SIG 正式发布 |
| 2021 | Intel Alder Lake（12th Gen Core）率先在消费级桌面支持 PCIe 5.0（CPU 直连 x16 用于 GPU） |
| 2023 Q1 | Intel Sapphire Rapids（4th Gen Xeon Scalable）发布，支持 PCIe 5.0 |
| 2022 Q4 | AMD EPYC 9004（Genoa, Zen 4）发布，服务器端率先量产 PCIe 5.0，提供 128 条 PCIe 5.0 通道 |
| 2023 | PCIe 5.0 NVMe SSD 开始批量上市（Phison E26 控制器方案率先量产），客户端也进入普及期 |
| 2023~2024 | CXL 2.0 设备开始基于 PCIe 5.0 PHY 出货（内存扩展器、CXL switch 原型等） |
| 2024~2025 | PCIe 5.0 在 AI 训练/推理服务器中成为标配（配合 H100 PCIe 版本、B100/B200 PCIe 版本等） |
技术路线对比
PCIe 代际对比（量化）
| 维度 | Gen4 | Gen5 | Gen6 |
|---|---|---|---|
| 信号速率 | 16 GT/s | 32 GT/s | 64 GT/s（PAM4） |
| 编码 | 128b/130b | 128b/130b | 1b/1b + FLIT |
| 编码效率 | ~98.5% | ~98.5% | ~98.8%（含FLIT开销） |
| 调制方式 | NRZ | NRZ | PAM4 |
| Nyquist 频率 | 8 GHz | 16 GHz | 16 GHz（PAM4） |
| x16 单向带宽 | ~32 GB/s | ~63 GB/s | ~126 GB/s |
| x4 单向带宽 | ~8 GB/s | ~15.75 GB/s | ~31.5 GB/s |
| 典型 PCB 材料要求 | Megtron 4/6 | Megtron 6+ / 超低损耗 | 更严格（PAM4 SNR要求） |
| Retimer 需求 | 短走线可免 | 中长走线建议加 | 几乎必须 |
| 服务器首发平台 | AMD EPYC Rome | AMD Genoa / Intel SPR | 预计 ~2026+ |
| 规范发布 | 2017 | 2019 | 2022 |
PCIe vs. 竞争/互补互连技术（AI 服务器场景）
| 技术 | 带宽（典型值） | 拓扑 | 适用场景 | 开放性 |
|---|---|---|---|---|
| PCIe 5.0 x16 | ~63 GB/s 单向 | 树形（CPU Root Complex） | CPU↔GPU（PCIe版本）、SSD、NIC、DPU | 开放标准 |
| NVLink 4（H100） | 900 GB/s（双向） | 全连接/Mesh | GPU↔GPU 机内互连 | NVIDIA 专有 |
| NVLink 5（B200） | 1800 GB/s（双向，估算） | Switch 拓扑 | GPU↔GPU 机内/机间 | NVIDIA 专有 |
| Infinity Fabric | ~100+ GB/s（视代际） | 芯片间直连 | AMD CPU 内部、MI300X GPU 内部 | AMD 专有 |
| CXL 2.0（基于PCIe 5.0 PHY） | ~63 GB/s（共享PCIe带宽） | Switch 树形 | 内存扩展、缓存一致性 | 开放标准 |
| UALink 1.0 | 目标 200 GB/s（待确认） | Switch | GPU↔GPU 机内互连（对标NVLink） | 开放标准（发展中） |
上下游产业链
上游（PCIe Gen5 芯片/组件/材料层）
┌──────────────┐
│ PCI-SIG │ 标准制定
│ (规范发布) │
└──────┬───────┘
▼
┌──────────────────────────────────────────────┐
│ IP 授权层 │
│ Synopsys (PHY IP) / Cadence (PHY IP) │
│ Alphawave Semi / Marvell (定制 IP) │
└──────────────────┬───────────────────────────┘
▼
┌──────────────────────────────────────────────┐
│ 关键芯片层 │
│ │
│ ● Retimer: Astera Labs / Microchip / │
│ Broadcom / Parade │
│ ● Switch: Broadcom (PEX 系列) / Microchip │
│ ● Redriver: 各模拟芯片厂商 │
│ ● NVMe SSD 控制器: Phison E26 / Samsung │
│ / Marvell / SMI (慧荣) │
└──────────────────┬───────────────────────────┘
▼
┌──────────────────────────────────────────────┐
│ PCB / 连接器 / 被动元件层 │
│ ● 高速 PCB 板材: 松下 Megtron 6+、 │
│ Rogers、台耀 (TUC) 等 │
│ ● 连接器: Amphenol / TE Connectivity / │
│ Molex │
│ ● 时钟/晶振: SiTime / Renesas │
└──────────────────────────────────────────────┘
下游（PCIe Gen5 设备/应用层）
- CPU 平台：Intel Xeon（Sapphire Rapids、Emerald Rapids、Granite Rapids）、AMD EPYC（Genoa、Turin）—— 提供 PCIe 5.0 Root Port。
- GPU 加速卡：NVIDIA H100 PCIe、B100/B200 PCIe 版本，AMD MI300X（支持 PCIe 5.0）。
- NVMe SSD：Samsung PM9a3/PM9a5、Micron 7450/9550、Kioxia、Solidigm 等企业级 Gen5 SSD。
- 网卡/DPU：NVIDIA ConnectX-7（支持 PCIe 5.0）、Intel E810 等。
- CXL 设备：内存扩展器（Samsung CXL Memory Expander、SK hynix 等）、CXL Switch。
- FPGA/SmartNIC：AMD/Xilinx Versal、Intel Agilex 等（部分型号支持 PCIe 5.0）。
关键指标（Key Metrics）
| 指标 | 数值/范围 | 说明 |
|---|---|---|
| 每通道原始速率 | 32 GT/s | NRZ 信号，每 UI = 31.25 ps |
| 编码方式 | 128b/130b | 编码开销 ~1.54% |
| 每通道有效带宽 | ~3.94 GB/s（单向） | 32 × 128/130 / 8 |
| x16 有效带宽 | ~63 GB/s 单向，~126 GB/s 双向 | 最常用插槽宽度 |
| x4 有效带宽 | ~15.75 GB/s 单向 | NVMe SSD 典型接口 |
| 最大 TLP 载荷 | 128B ~ 4096B（可配置） | 服务器典型 256B 或 512B |
| 信号调制 | NRZ（二电平） | 与 Gen1-4 一致，Gen6 切换为 PAM4 |
| Nyquist 频率 | 16 GHz | 32 GT/s / 2 |
| 通道插损预算 | ~36 dB（估算） | 在 16 GHz 处，含全通道损耗 |
| 链路功耗状态 | L0 / L0s / L1 / L1.1 / L1.2 | L1.2 为最深低功耗，退出延迟最长 |
| 典型链路训练时间 | 数十 μs（L0 Entry） | Gen5 对 Recovery 时间约束更紧 |
| 最大通道宽度 | x16 | 也有 x1/x4/x8 |
供需与市场数据
⚠️ 以下为行业估算与公开报道综合，具体数字口径不一，仅供参考。
需求侧驱动力
- AI 服务器爆发：每台 AI 服务器通常配置 4~8 块 GPU（PCIe 版本每块需 x16）、多个 NVMe SSD（每块 x4），对 PCIe 5.0 通道数和带宽需求巨大。[行业共识]
- CXL 生态形成：CXL 内存扩展、缓存一致性设备均运行在 PCIe 5.0 PHY 上，CXL 1.1/2.0 设备出货量预计 2024-2025 年显著增长。[行业报告综合]
- 数据中心 SSD 升级周期：企业级存储从 Gen4 SSD 向 Gen5 SSD 迭代，每年数千万个出货量（全球）。[行业估算]
供给侧格局
- CPU 平台：Intel（Sapphire Rapids / Emerald Rapids / Granite Rapids）、AMD（Genoa / Turin）均已量产 PCIe 5.0 平台。服务器 CPU 代际切换周期约 2~3 年，2024-2025 年 Gen5 已成为新出货标配。
- Retimer 市场：PCIe 5.0 对信号完整性要求更高，Retimer 从”可选”变为”推荐”甚至”必须”，Astera Labs 是该细分赛道领先者（已提交 IPO 相关材料），Microchip、Broadcom 也有产品线。
- SSD 控制器：Phison E26 是客户端 Gen5 SSD 的先行量产方案，企业端 Samsung、Marvell 等均有 Gen5 控制器。
市场规模（粗略框定）
全球 PCIe 互连市场（含 Gen3/4/5 及相关 retimer/switch）整体规模估算在数十亿美元量级[行业报告综合]，其中 PCIe 5.0 相关收入占比随代际切换快速提升。Retimer 子市场是增量最明确的细分——此前 Gen4 时代大部分场景不需要 retimer，Gen5 使 retimer 出货量出现结构性跳增。
代表公司与资本映射
| 环节 | 代表公司 | 资本市场 | 与 PCIe Gen5 关联 |
|---|---|---|---|
| CPU 平台 | Intel | INTC (NASDAQ) | Sapphire Rapids / Granite Rapids 提供 PCIe 5.0 Root Port |
| CPU 平台 | AMD | AMD (NASDAQ) | EPYC Genoa / Turin 提供 128 条 PCIe 5.0 通道 |
| GPU（PCIe版本） | NVIDIA | NVDA (NASDAQ) | H100 PCIe、B100 PCIe 使用 PCIe 5.0 x16 |
| Retimer 芯片 | Astera Labs | ALAB (NASDAQ, 2024 IPO) | PCIe 5.0 Retimer 细分领先者 |
| Retimer/Switch | Microchip | MCHP (NASDAQ) | Switchtec PCIe Switch + Retimer 产品线 |
| Retimer/Switch | Broadcom | AVGO (NASDAQ) | PEX 系列 PCIe Switch、Retimer |
| NVMe SSD 控制器 | Phison | 8299.TW (台股) | E26 控制器率先量产 Gen5 客户端方案 |
| NVMe SSD | Samsung | 005930.KS | PM9a3/PM9a5 企业级 Gen5 SSD |
| NVMe SSD | Micron | MU (NASDAQ) | 7450/9550 企业级 Gen5 SSD |
| 高速 PCB 板材 | 松下 (Panasonic) | 6752.T (东京) | Megtron 6/7 系列用于 Gen5 主板 |
| 连接器 | Amphenol | APH (NYSE) | 高速 PCIe 连接器供应商 |
| 连接器 | TE Connectivity | TEL (NYSE) | 高速 PCIe 连接器供应商 |
| PHY IP | Synopsys | SNPS (NASDAQ) | 提供 PCIe 5.0 PHY/Controller IP 授权 |
| PHY IP | Cadence | CDNS (NASDAQ) | 提供 PCIe 5.0 PHY IP 授权 |
| PHY IP | Alphawave Semi | AWE.L (LSE) | 定制高速 SerDes / PCIe 5.0 IP |
投资逻辑
核心投资主线
1. Retimer 是确定性最高的纯增量
- Gen4 时代多数场景无需 retimer；Gen5 信号损耗翻倍，中长走线几乎必须加 retimer。
- 每台 AI 服务器可能需要 8~16 颗 PCIe 5.0 retimer（视走线拓扑），这是结构性新增量。
- 标的关注：Astera Labs (ALAB)、Microchip (MCHP)、Broadcom (AVGO)。
2. CXL 生态 = PCIe 5.0 带宽的”新买家”
- CXL 设备占用 PCIe 5.0 端口，增加对 retimer、switch、PHY IP 的需求。
- CXL 内存池化有望在推理场景（大模型需要海量内存）率先落地，拉动 PCIe 5.0/CXL 相关设备出货。
3. SSD 升级周期
- 企业级 Gen5 SSD 带宽翻倍，但价格溢价有限，升级换代是自然趋势。
- 利好 SSD 控制器（Phison）和 NAND 原厂（Samsung、Micron、SK hynix）。
4. PCB 板材/连接器的价值量提升
- Gen5 对 PCB 材料要求更高（更低损耗因子 Df），单位面积板材成本上升。
- 高速连接器工艺更精密，ASP（平均售价）更高。
- 关注松下（Megtron 系列）、台耀（TUC，台股 6274）、Amphenol 等。
风险与制约
- PCIe Gen6 来临可能压缩 Gen5 生命周期：Gen6 规范已发布（2022），预计 2026-2027 年进入量产，届时 Gen5 相关市场将进入存量替换而非增量。
- NVLink 对 PCIe 的”蚕食”：NVIDIA 旗舰 GPU（SXM 版本）主要走 NVLink 互连，PCIe 版本 GPU 带宽仅为 NVLink 的 ~14%，高端训练场景 PCIe 角色被边缘化。
- 服务器资本开支周期性：PCIe 设备需求与数据中心 CapEx 强相关，下行周期中升级节奏可能放缓。
常见误读纠偏
❌ 误读 1：“PCIe Gen5 带宽是 Gen4 的 2 倍，所以所有场景性能都翻倍”
纠偏：链路层理论带宽确实是 2 倍关系，但实际应用性能提升取决于瓶颈在哪里。如果应用瓶颈不在 PCIe 带宽上（比如 GPU 内部计算是瓶颈、或者软件栈延迟是瓶颈），PCIe 翻倍不一定带来可观测的性能提升