PCIe Gen5（PCI Express 5.0）
3 秒看懂
PCIe Gen5 = 第五代高速序列匯流排標準，每通道 32 GT/s，x16 插槽單向約 63 GB/s（雙向 ~126 GB/s）。它是 AI 伺服器裡 CPU↔GPU、GPU↔NVMe SSD 之間的”基礎高速公路”，也是 CXL 等新協議的物理層底座。
3 分鐘產業解釋
為什麼 PCIe Gen5 在 AI 產業鏈中重要？
AI 訓練/推論伺服器的核心瓶頸之一是資料搬運頻寬——GPU 視訊記憶體再快，如果 CPU 喂資料的管道、NVMe SSD 落盤的管道不夠寬，系統整體效率就會被拖累。PCIe Gen5 相比 Gen4 將每通道速率翻倍（16 GT/s → 32 GT/s），直接讓：
- CPU↔GPU PCIe 通道：H100 PCIe 版本採用 PCIe 5.0 x16，單向 ~63 GB/s，約為 NVLink 的 14%，但已是 Gen4 的 2 倍。
- GPU↔NVMe SSD：企業級 Gen5 SSD（x4）理論連續讀 ~15.75 GB/s，接近 Gen4 的 2 倍，讓 checkpoint 讀寫、向量資料庫檢索更快。
- CXL 協議基座：CXL 1.1/2.0 執行在 PCIe 5.0 物理層之上，為記憶體池化、快取一致性互連提供基礎——這直接關係到 AI 推論場景的大記憶體需求。
產業定位：PCIe Gen5 不是 AI 算力的核心加速引擎（那是 NVLink/Infinity Fabric 的角色），但它是基礎設施層的”底板頻寬升級”——不升級它，CPU、SSD、網絡卡、DPU 等周邊裝置就無法跟上 GPU 的算力節奏。
15 分鐘專家深入
技術定位與架構角色
在典型的 AI 伺服器架構中（如下圖），PCIe Gen5 承擔的是 CPU 出發的扇出匯流排：
┌──────────────────────────────────────────────────────┐
│ CPU Socket (×2) │
│ ┌─────────┐ ┌─────────┐ ┌──────────┐ ┌────────┐ │
│ │DDR5 通道│ │CXL埠 │ │PCIe 5.0 │ │UPI/IF │ │
│ │(本地記憶體)│ │(記憶體擴充套件)│ │Root Port │ │(CPU互連)│ │
│ └────┬────┘ └────┬────┘ └─────┬────┘ └───┬────┘ │
└───────┼────────────┼──────────────┼────────────┼──────┘
│ │ ┌───┴───┐ │
▼ ▼ ▼ ▼ ▼
┌────────┐ ┌─────────┐ ┌──────┐ ┌──────┐ ┌──────┐
│DDR5 DIMM│ │CXL Mem │ │GPU │ │NVMe │ │DPU/ │
│ │ │Module │ │(×8) │ │SSD │ │NIC │
└────────┘ └─────────┘ │PCIe5 │ │PCIe5 │ │PCIe5 │
│x16 │ │x4 │ │x16 │
└──────┘ └──────┘ └──────┘速率翻倍的技術路徑
PCIe Gen5 相比 Gen4 實現速率翻倍，核心手段是將訊號速率從 16 GT/s 提升至 32 GT/s，仍採用 NRZ（二電平）訊號調變，編碼仍為 128b/130b。沒有改變調變方式（直到 Gen6 才切換到 PAM4），因此實現複雜度提升主要體現在：
- 模擬前端（AFE）要求更高：32 GT/s 對應 Nyquist 頻率 16 GHz，通道插損預算約 36 dB（行業共識估算），對 PCB 材料（低損耗、超低損耗基板）、聯結器質量要求嚴格。
- 均衡器複雜度增加：接收端 CTLE + DFE 級數增加，發射端 FFE 預加重更精細。
- Retimer 需求上升：當 PCB 走線超過一定長度（估算約數英寸，視板材而定），需要 Retimer 晶片做訊號恢復，否則誤位元速率無法達標。這催生了 Microchip、Astera Labs、Broadcom 等 Retimer 供應商的市場機會。
與前代/後續代際的關係
| 代際 | 速率/通道 | 編碼 | 調變 | 標準釋出年份 | x16 單向頻寬 |
|---|---|---|---|---|---|
| Gen1 | 2.5 GT/s | 8b/10b | NRZ | 2003 | ~2 GB/s |
| Gen2 | 5.0 GT/s | 8b/10b | NRZ | 2007 | ~4 GB/s |
| Gen3 | 8.0 GT/s | 128b/130b | NRZ | 2010 | ~8 GB/s |
| Gen4 | 16 GT/s | 128b/130b | NRZ | 2017 | ~32 GB/s |
| Gen5 | 32 GT/s | 128b/130b | NRZ | 2019（規範） | ~63 GB/s |
| Gen6 | 64 GT/s* | 1b/1b + FLIT | PAM4 | 2022（規範） | ~126 GB/s |
*Gen6 的 64 GT/s 是 PAM4 等效速率（32 GBaud × 2 bit/symbol），每符號週期仍為 32 G，但每符號承載 2 bit。
技術原理（深入機制）
物理層（PHY）
┌────────────────────────────────────────────────────────┐
│ PCIe Gen5 物理層 │
│ │
│ ┌─────────────┐ 差分對 ┌─────────────────────┐ │
│ │ TX (傳送端) │──────────────│ 通道 (Channel) │ │
│ │ - Serializer│ TX+/TX- │ - PCB Trace │ │
│ │ - FFE 預加重 │ │ - Connector │ │
│ │ │ │ - Via/過孔 │ │
│ └─────────────┘ └──────────┬──────────┘ │
│ │ RX+/RX- │
│ ┌───────────────────────────────────────┴──────────┐ │
│ │ RX (接收端) │ │
│ │ - CTLE (連續時間線性均衡): 補償通道高頻損耗 │ │
│ │ - DFE (判決反饋均衡): 消除碼間干擾(ISI) │ │
│ │ - CDR (時鐘資料恢復): 從資料流中提取時鐘 │ │
│ │ - Deserializer → 並行資料輸出 │ │
│ └──────────────────────────────────────────────────┘ │
└────────────────────────────────────────────────────────┘關鍵引數（行業共識/PCI-SIG 規範域）：
- 訊號速率：32 GT/s（NRZ，每 UI = 31.25 ps）
- 編碼：128b/130b（編碼開銷 ~1.54%，效率遠高於 Gen1/2 的 8b/10b 的 20% 開銷）
- Nyquist 頻率：16 GHz
- 通道插損預算：約 36 dB（在 16 GHz 處，含 PCB + 聯結器 + 過孔全部損耗，估算值，實際因規範版本略有調整）
鏈路層（Data Link Layer）
負責 TLP（Transaction Layer Packet）的可靠傳輸：
- ACK/NAK 機制：接收端通過 LCRC（Link CRC）校驗 TLP 完整性，錯誤則請求重傳。
- 序列號管理：每個 TLP 帶 12-bit 序列號，支援亂序檢測和重排。
- 流控（Flow Control）：基於信用（Credit）的流控機制，分為 Posted、Non-Posted、Completion 三類，各自信用獨立管理。
- Gen5 鏈路層與 Gen4 無本質架構差異，主要是時序約束更緊。
事務層（Transaction Layer）
定義 TLP 包格式，支援：
- Memory Read/Write：最常用，GPU DMA、NVMe IO 均基於此。
- I/O Read/Write：傳統遺留。
- Configuration Read/Write：列舉和配置裝置。
- Message：中斷（MSI/MSI-X）、電源管理、錯誤報告等。
- Completion：對 Non-Posted 請求的應答。
TLP 最大有效載荷（Max Payload Size）：規範支援 128B ~ 4096B，典型伺服器平台配置為 256B 或 512B（取決於平台/BIOS 設定）。
傳輸層頻寬計算
單通道有效頻寬 = 32 GT/s × (128 / 130) / 8 位元組
= 32 × 0.98462 / 8
≈ 3.938 GB/s （單方向）
x16 插槽單向頻寬 = 3.938 × 16
≈ 63.0 GB/s
x16 插槽雙向頻寬 ≈ 126.0 GB/s
x4 (典型 NVMe SSD) 單向 = 3.938 × 4
≈ 15.75 GB/s⚠️ 以上為鏈路層有效載荷理論峰值，實際可用吞吐受 TLP 包頭開銷、流控效率、軟體棧延遲等影響，實測通常為理論值的 70%~90%（視負載型別）。
協議層級全景
┌──────────────────────────────────────┐
│ 軟體/驅動層 │
│ (NVMe Driver, GPU Driver, etc.) │
├──────────────────────────────────────┤
│ 事務層 (Transaction Layer) │
│ TLP 生成/解析, 路由, 地址譯碼 │
├──────────────────────────────────────┤
│ 鏈路層 (Data Link Layer) │
│ ACK/NAK, LCRC, 流控信用管理, │
│ 序列號, 電源狀態管理 (L0/L1/L2) │
├──────────────────────────────────────┤
│ 物理層 (Physical Layer) │
│ TX/RX SerDes, FFE/CTLE/DFE, CDR, │
│ 鏈路訓練 (LTSSM), 速率協商 │
├──────────────────────────────────────┤
│ 電氣/機械層 (Connector/PCB) │
│ 金手指, 插槽, PCB 走線, Retimer │
└──────────────────────────────────────┘LTSSM（鏈路訓練狀態機）
PCIe 鏈路從上電到進入正常工作狀態，經過嚴格的訓練過程：
Detect → Polling → Configuration → Recovery → L0
↑ │
└─────────┘
(速率切換/重訓練)- Detect：檢測對端裝置存在（通過檢測端接阻抗變化）。
- Polling：協商位元鎖定和符號鎖定。
- Configuration：確定鏈路寬度（x1/x4/x8/x16）和通道對映。
- L0：正常工作狀態。
- Recovery：進入 L0s/L1 低功耗狀態後退出時重新訓練，或檢測到錯誤時重訓練。Gen5 的 Recovery 時間約束更嚴格，以減少延遲抖動。
技術演進史
| 時間 | 里程碑 |
|---|---|
| 2003 | PCIe 1.0 釋出，2.5 GT/s，取代 PCI/AGP 匯流排 |
| 2007 | PCIe 2.0，速率翻倍至 5 GT/s |
| 2010 | PCIe 3.0，8 GT/s，編碼從 8b/10b 升級為 128b/130b，頻寬效率大增 |
| 2017 | PCIe 4.0 正式規範釋出（實際由 AMD EPYC Rome 2019 率先在伺服器端量產） |
| 2019.05 | PCIe 5.0 規範（v5.0）由 PCI-SIG 正式釋出 |
| 2021 | Intel Alder Lake（12th Gen Core）率先在消費級桌面支援 PCIe 5.0（CPU 直連 x16 用於 GPU） |
| 2023 Q1 | Intel Sapphire Rapids（4th Gen Xeon Scalable）釋出，支援 PCIe 5.0 |
| 2022 Q4 | AMD EPYC 9004（Genoa, Zen 4）釋出，伺服器端率先量產 PCIe 5.0，提供 128 條 PCIe 5.0 通道 |
| 2023 | PCIe 5.0 NVMe SSD 開始批次上市（Phison E26 控制器方案率先量產），客戶端也進入普及期 |
| 2023~2024 | CXL 2.0 裝置開始基於 PCIe 5.0 PHY 出貨（記憶體擴充套件器、CXL switch 原型等） |
| 2024~2025 | PCIe 5.0 在 AI 訓練/推論伺服器中成為標配（配合 H100 PCIe 版本、B100/B200 PCIe 版本等） |
技術路線對比
PCIe 代際對比（量化）
| 維度 | Gen4 | Gen5 | Gen6 |
|---|---|---|---|
| 訊號速率 | 16 GT/s | 32 GT/s | 64 GT/s（PAM4） |
| 編碼 | 128b/130b | 128b/130b | 1b/1b + FLIT |
| 編碼效率 | ~98.5% | ~98.5% | ~98.8%（含FLIT開銷） |
| 調變方式 | NRZ | NRZ | PAM4 |
| Nyquist 頻率 | 8 GHz | 16 GHz | 16 GHz（PAM4） |
| x16 單向頻寬 | ~32 GB/s | ~63 GB/s | ~126 GB/s |
| x4 單向頻寬 | ~8 GB/s | ~15.75 GB/s | ~31.5 GB/s |
| 典型 PCB 材料要求 | Megtron 4/6 | Megtron 6+ / 超低損耗 | 更嚴格（PAM4 SNR要求） |
| Retimer 需求 | 短走線可免 | 中長走線建議加 | 幾乎必須 |
| 伺服器首發平台 | AMD EPYC Rome | AMD Genoa / Intel SPR | 預計 ~2026+ |
| 規範釋出 | 2017 | 2019 | 2022 |
PCIe vs. 競爭/互補互連技術（AI 伺服器場景）
| 技術 | 頻寬（典型值） | 拓撲 | 適用場景 | 開放性 |
|---|---|---|---|---|
| PCIe 5.0 x16 | ~63 GB/s 單向 | 樹形（CPU Root Complex） | CPU↔GPU（PCIe版本）、SSD、NIC、DPU | 開放標準 |
| NVLink 4（H100） | 900 GB/s（雙向） | 全連線/Mesh | GPU↔GPU 機內互連 | NVIDIA 專有 |
| NVLink 5（B200） | 1800 GB/s（雙向，估算） | Switch 拓撲 | GPU↔GPU 機內/機間 | NVIDIA 專有 |
| Infinity Fabric | ~100+ GB/s（視代際） | 晶片間直連 | AMD CPU 內部、MI300X GPU 內部 | AMD 專有 |
| CXL 2.0（基於PCIe 5.0 PHY） | ~63 GB/s（共享PCIe頻寬） | Switch 樹形 | 記憶體擴充套件、快取一致性 | 開放標準 |
| UALink 1.0 | 目標 200 GB/s（待確認） | Switch | GPU↔GPU 機內互連（對標NVLink） | 開放標準（發展中） |
上下游產業鏈
上游（PCIe Gen5 晶片/元件/材料層）
┌──────────────┐
│ PCI-SIG │ 標準制定
│ (規範釋出) │
└──────┬───────┘
▼
┌──────────────────────────────────────────────┐
│ IP 授權層 │
│ Synopsys (PHY IP) / Cadence (PHY IP) │
│ Alphawave Semi / Marvell (定製 IP) │
└──────────────────┬───────────────────────────┘
▼
┌──────────────────────────────────────────────┐
│ 關鍵晶片層 │
│ │
│ ● Retimer: Astera Labs / Microchip / │
│ Broadcom / Parade │
│ ● Switch: Broadcom (PEX 系列) / Microchip │
│ ● Redriver: 各模擬晶片廠商 │
│ ● NVMe SSD 控制器: Phison E26 / Samsung │
│ / Marvell / SMI (慧榮) │
└──────────────────┬───────────────────────────┘
▼
┌──────────────────────────────────────────────┐
│ PCB / 聯結器 / 被動元件層 │
│ ● 高速 PCB 板材: 松下 Megtron 6+、 │
│ Rogers、臺耀 (TUC) 等 │
│ ● 聯結器: Amphenol / TE Connectivity / │
│ Molex │
│ ● 時鐘/晶振: SiTime / Renesas │
└──────────────────────────────────────────────┘下游（PCIe Gen5 裝置/應用層）
- CPU 平台：Intel Xeon（Sapphire Rapids、Emerald Rapids、Granite Rapids）、AMD EPYC（Genoa、Turin）—— 提供 PCIe 5.0 Root Port。
- GPU 加速卡：NVIDIA H100 PCIe、B100/B200 PCIe 版本，AMD MI300X（支援 PCIe 5.0）。
- NVMe SSD：Samsung PM9a3/PM9a5、Micron 7450/9550、Kioxia、Solidigm 等企業級 Gen5 SSD。
- 網絡卡/DPU：NVIDIA ConnectX-7（支援 PCIe 5.0）、Intel E810 等。
- CXL 裝置：記憶體擴充套件器（Samsung CXL Memory Expander、SK hynix 等）、CXL Switch。
- FPGA/SmartNIC：AMD/Xilinx Versal、Intel Agilex 等（部分型號支援 PCIe 5.0）。
關鍵指標（Key Metrics）
| 指標 | 數值/範圍 | 說明 |
|---|---|---|
| 每通道原始速率 | 32 GT/s | NRZ 訊號，每 UI = 31.25 ps |
| 編碼方式 | 128b/130b | 編碼開銷 ~1.54% |
| 每通道有效頻寬 | ~3.94 GB/s（單向） | 32 × 128/130 / 8 |
| x16 有效頻寬 | ~63 GB/s 單向，~126 GB/s 雙向 | 最常用插槽寬度 |
| x4 有效頻寬 | ~15.75 GB/s 單向 | NVMe SSD 典型介面 |
| 最大 TLP 載荷 | 128B ~ 4096B（可配置） | 伺服器典型 256B 或 512B |
| 訊號調變 | NRZ（二電平） | 與 Gen1-4 一致，Gen6 切換為 PAM4 |
| Nyquist 頻率 | 16 GHz | 32 GT/s / 2 |
| 通道插損預算 | ~36 dB（估算） | 在 16 GHz 處，含全通道損耗 |
| 鏈路功耗狀態 | L0 / L0s / L1 / L1.1 / L1.2 | L1.2 為最深低功耗，退出延遲最長 |
| 典型鏈路訓練時間 | 數十 μs（L0 Entry） | Gen5 對 Recovery 時間約束更緊 |
| 最大通道寬度 | x16 | 也有 x1/x4/x8 |
供需與市場資料
⚠️ 以下為行業估算與公開報道綜合，具體數字口徑不一，僅供參考。
需求側驅動力
- AI 伺服器爆發：每臺 AI 伺服器通常配置 4~8 塊 GPU（PCIe 版本每塊需 x16）、多個 NVMe SSD（每塊 x4），對 PCIe 5.0 通道數和頻寬需求巨大。[行業共識]
- CXL 生態形成：CXL 記憶體擴充套件、快取一致性裝置均執行在 PCIe 5.0 PHY 上，CXL 1.1/2.0 裝置出貨量預計 2024-2025 年顯著增長。[行業報告綜合]
- 資料中心 SSD 升級週期：企業級儲存從 Gen4 SSD 向 Gen5 SSD 迭代，每年數千萬個出貨量（全球）。[行業估算]
供給側格局
- CPU 平台：Intel（Sapphire Rapids / Emerald Rapids / Granite Rapids）、AMD（Genoa / Turin）均已量產 PCIe 5.0 平台。伺服器 CPU 代際切換週期約 2~3 年，2024-2025 年 Gen5 已成為新出貨標配。
- Retimer 市場：PCIe 5.0 對訊號完整性要求更高，Retimer 從”可選”變為”推薦”甚至”必須”，Astera Labs 是該細分賽道領先者（已提交 IPO 相關材料），Microchip、Broadcom 也有產品線。
- SSD 控制器：Phison E26 是客戶端 Gen5 SSD 的先行量產方案，企業端 Samsung、Marvell 等均有 Gen5 控制器。
市場規模（粗略框定）
全球 PCIe 互連市場（含 Gen3/4/5 及相關 retimer/switch）整體規模估算在數十億美元量級[行業報告綜合]，其中 PCIe 5.0 相關營收佔比隨代際切換快速提升。Retimer 子市場是增量最明確的細分——此前 Gen4 時代大部分場景不需要 retimer，Gen5 使 retimer 出貨量出現結構性跳增。
代表公司與資本對映
| 環節 | 代表公司 | 資本市場 | 與 PCIe Gen5 關聯 |
|---|---|---|---|
| CPU 平台 | Intel | INTC (NASDAQ) | Sapphire Rapids / Granite Rapids 提供 PCIe 5.0 Root Port |
| CPU 平台 | AMD | AMD (NASDAQ) | EPYC Genoa / Turin 提供 128 條 PCIe 5.0 通道 |
| GPU（PCIe版本） | NVIDIA | NVDA (NASDAQ) | H100 PCIe、B100 PCIe 使用 PCIe 5.0 x16 |
| Retimer 晶片 | Astera Labs | ALAB (NASDAQ, 2024 IPO) | PCIe 5.0 Retimer 細分領先者 |
| Retimer/Switch | Microchip | MCHP (NASDAQ) | Switchtec PCIe Switch + Retimer 產品線 |
| Retimer/Switch | Broadcom | AVGO (NASDAQ) | PEX 系列 PCIe Switch、Retimer |
| NVMe SSD 控制器 | Phison | 8299.TW (臺股) | E26 控制器率先量產 Gen5 客戶端方案 |
| NVMe SSD | Samsung | 005930.KS | PM9a3/PM9a5 企業級 Gen5 SSD |
| NVMe SSD | Micron | MU (NASDAQ) | 7450/9550 企業級 Gen5 SSD |
| 高速 PCB 板材 | 松下 (Panasonic) | 6752.T (東京) | Megtron 6/7 系列用於 Gen5 主機板 |
| 聯結器 | Amphenol | APH (NYSE) | 高速 PCIe 聯結器供應商 |
| 聯結器 | TE Connectivity | TEL (NYSE) | 高速 PCIe 聯結器供應商 |
| PHY IP | Synopsys | SNPS (NASDAQ) | 提供 PCIe 5.0 PHY/Controller IP 授權 |
| PHY IP | Cadence | CDNS (NASDAQ) | 提供 PCIe 5.0 PHY IP 授權 |
| PHY IP | Alphawave Semi | AWE.L (LSE) | 定製高速 SerDes / PCIe 5.0 IP |
投資邏輯
核心投資主線
1. Retimer 是確定性最高的純增量
- Gen4 時代多數場景無需 retimer；Gen5 訊號損耗翻倍，中長走線幾乎必須加 retimer。
- 每臺 AI 伺服器可能需要 8~16 顆 PCIe 5.0 retimer（視走線拓撲），這是結構性新增量。
- 標的關注：Astera Labs (ALAB)、Microchip (MCHP)、Broadcom (AVGO)。
2. CXL 生態 = PCIe 5.0 頻寬的”新買家”
- CXL 裝置佔用 PCIe 5.0 埠，增加對 retimer、switch、PHY IP 的需求。
- CXL 記憶體池化有望在推論場景（大型模型需要海量記憶體）率先落地，拉動 PCIe 5.0/CXL 相關裝置出貨。
3. SSD 升級週期
- 企業級 Gen5 SSD 頻寬翻倍，但價格溢價有限，升級換代是自然趨勢。
- 利好 SSD 控制器（Phison）和 NAND 原廠（Samsung、Micron、SK hynix）。
4. PCB 板材/聯結器的價值量提升
- Gen5 對 PCB 材料要求更高（更低損耗因子 Df），單位面積板材成本上升。
- 高速聯結器工藝更精密，ASP（平均售價）更高。
- 關注松下（Megtron 系列）、臺耀（TUC，臺股 6274）、Amphenol 等。
風險與制約
- PCIe Gen6 來臨可能壓縮 Gen5 生命週期：Gen6 規範已釋出（2022），預計 2026-2027 年進入量產，屆時 Gen5 相關市場將進入存量替換而非增量。
- NVLink 對 PCIe 的”蠶食”：NVIDIA 旗艦 GPU（SXM 版本）主要走 NVLink 互連，PCIe 版本 GPU 頻寬僅為 NVLink 的 ~14%，高階訓練場景 PCIe 角色被邊緣化。
- 伺服器資本支出週期性：PCIe 裝置需求與資料中心 CapEx 強相關，下行週期中升級節奏可能放緩。
常見誤讀糾偏
❌ 誤讀 1：“PCIe Gen5 頻寬是 Gen4 的 2 倍，所以所有場景效能都翻倍”
糾偏：鏈路層理論頻寬確實是 2 倍關係，但實際應用效能提升取決於瓶頸在哪裡。如果應用瓶頸不在 PCIe 頻寬上（比如 GPU 內部計算是瓶頸、或者軟體棧延遲是瓶頸），PCIe 翻倍不一定帶來可觀測的效能提升