PHY（Physical Layer，物理层）
3 秒看懂
PHY 是什么？ OSI 模型第 1 层的硬件实现——将数字比特流转换为可在物理介质（铜缆、光纤、PCB走线）上传输的模拟信号，并完成接收端的信号恢复。它是数据”离开芯片、踏上线路”的最后一站，也是”从线路回到芯片”的第一站。
3 分钟产业解释
为什么 PHY 是 AI 算力基础设施的”隐形卡脖子点”
| 视角 | PHY 的角色 |
|---|---|
| GPU 互连 | NVLink/Infinity Fabric 底层 SerDes PHY 决定 GPU-to-GPU 带宽天花板 |
| 服务器-交换机 | 以太网 PHY 芯片（或 MAC+PHY SoC）决定数据中心东西向流量吞吐 |
| 光模块 | 光模块内部的 TIA/Laser Driver + DSP 本质上是光电 PHY |
| 存储 | PCIe PHY、SATA PHY、NVMe 控制器内嵌 SerDes |
| 终端/车载 | USB-PHY、车载以太网 PHY、MIPI D-PHY/C-PHY |
产业本质：PHY 芯片是”带宽军备竞赛”中卖铲子的角色——无论上层协议怎么变，物理层永远需要。每一代以太网升级（10G→25G→100G→400G→800G→1.6T）、每一代 PCIe 迭代（Gen3→4→5→6），都需要新 PHY 或新 SerDes IP。
15 分钟专家深入
1. PHY 的功能边界
┌─────────────────────────────────────────────────────────┐
│ MAC 层 (数据链路层) │
├─────────────────────────────────────────────────────────┤
│ MII / XFI / USXGMII / CAUI 接口 │ ← 媒质无关接口
├─────────────────────────────────────────────────────────┤
│ PHY 芯片 / IP │
│ ┌──────────┐ ┌──────────┐ ┌──────────┐ ┌──────────┐ │
│ │ PCS │ │ FEC │ │ PMA │ │ PMD │ │
│ │(物理编码) │ │(前向纠错) │ │(物理媒介 │ │(物理媒介 │ │
│ │ 子层 │ │ 子层 │ │ 附加) │ │ 从属) │ │
│ └──────────┘ └──────────┘ └──────────┘ └──────────┘ │
├─────────────────────────────────────────────────────────┤
│ 物理介质（铜缆 / 光纤 / PCB 背板） │
└─────────────────────────────────────────────────────────┘
子层功能拆解：
| 子层 | 核心功能 | 关键技术 |
|---|---|---|
| PMD | 驱动物理介质、光电转换 | 激光驱动器、TIA、阻抗匹配 |
| PMA | 串并转换、时钟恢复（CDR）、均衡 | DFE、CTLE、AGC |
| PCS | 线路编码、加扰、块编码 | 64b/66b、加扰、块编码 |
| FEC | 纠错编码/解码 | RS-FEC（RS-528,RS-544）、KP-FEC |
2. SerDes：PHY 的心脏
SerDes（Serializer/Deserializer） 是几乎所有高速 PHY 的核心模拟前端：
发送端 接收端
┌────────┐ ┌────────┐ ┌────────┐ ┌────────┐
│ 并行 │───▶│ 串行器 │────▶线路──▶│ CDR │───▶│ 解串器 │───▶ 并行
│ 数据 │ │(Ser) │ │(时钟 │ │(Des) │ 数据
└────────┘ └────────┘ │ 恢复) │ └────────┘
│
┌────▼────┐
│ CTLE+DFE │ ← 均衡补偿
└─────────┘
关键参数（定性描述，具体规格因厂商/制程而异）：
- 数据速率：当前主流单通道 56G/112G PAM4，下一代 224G PAM4 正在标准化 [IEEE 802.3dj 进行中]
- 调制方式：NRZ（1 bit/symbol）→ PAM4（2 bit/symbol）→ 未来可能 PAM6/PAM8
- 均衡：发送端预加重（FFE）、接收端 CTLE（连续时间线性均衡）+ DFE（判决反馈均衡）
- FEC 类型：以太网标准化 RS-544（KP-FEC）用于 50G+ 通道；延迟和编码开销是关键 tradeoff
技术原理
1. 铜缆以太网 PHY 的信号处理链路
以 100GBASE-CR4（4×25G NRZ）或 100G PAM4 方案为例：
发送方向 (TX):
MAC → MII帧 → [PCS: 64b/66b编码 + 加扰] → [FEC编码] → [PMA: 并串转换] → [PMD: 驱动器+预加重] → 物理线缆
接收方向 (RX):
物理线缆 → [PMD: 接收器+AGC] → [PMA: CDR+DFE+CTLE均衡] → [FEC解码] → [PCS: 解码+解扰] → MAC
2. 光 PHY 的额外复杂度
电信号 ──▶ [激光驱动器] ──▶ [激光器/TOSA] ──▶ 光纤 ──▶ [PIN/PD] ──▶ [TIA] ──▶ 电信号
发射端 接收端
光 PHY 的分层（以 400G-FR4 为例）：
- 4×106.25G PAM4 光通道
- 内置 DSP 完成色散补偿、非线性补偿
- 典型功耗预算：光模块整体约 12-18W（含 PHY DSP + 光器件）
3. PCIe PHY 的差异
PCIe PHY 与以太网 PHY 的关键区别：
- 嵌入式时钟：PCIe 使用 128b/130b（Gen3+）编码内嵌时钟，无需独立时钟传输线，接收端可通过CDR恢复时钟
- 均衡要求更严苛：PCIe 走 PCB 背板，信道损耗大（Gen5 约 36dB@16GHz），需复杂 DFE
- 链路训练：LTSSM（链路训练状态机）完成速率协商、均衡系数交换
- Lane 数量灵活：x1/x2/x4/x8/x16 配置
4. 关键模拟电路机制
CDR（Clock Data Recovery）：
┌─────────────────┐
数据输入 ──▶│ 相位检测器(PD) │──▶ 误差信号
└────────┬────────┘
▼
┌─────────────────┐
│ 环路滤波器 │
└────────┬────────┘
▼
┌─────────────────┐
│ VCO/DCO │──▶ 恢复时钟
└────────┬────────┘
│
└─────── 反馈回相位检测器
DFE（Decision Feedback Equalizer）：
- 利用已判决的比特反馈消除码间干扰（ISI）
- 关键 tradeoff：抽头数 vs 功耗 vs 延迟
- 典型配置：5-13 个前馈抽头 + 数个反馈抽头 [因速率/厂商而异]
技术演进史
| 时期 | 里程碑 | 关键变化 |
|---|---|---|
| 1990s | 10BASE-T、100BASE-TX | 单对线 PHY，简单线路编码（曼彻斯特/MLT-3） |
| 2000s | 1000BASE-T（千兆） | 4 对线并行、PAM5 调制、复杂 DSP |
| 2010-2015 | 10G/25G 以太网 PHY | 单通道 10G NRZ，SerDes 成为核心 |
| 2015-2018 | 100G 以太网普及 | 4×25G NRZ（CR4/SR4）、硅光兴起 |
| 2019-2022 | 400G 部署 | 50G/lane NRZ → 56G/lane PAM4，DSP 进入光模块 |
| 2023-2025 | 800G 部署 | 112G/lane PAM4 成为主流，CPO 开始探索 |
| 2026+（预期） | 1.6T | 224G/lane PAM4，IEEE 802.3dj 标准化中 |
PCIe 演进：
| 版本 | 单通道速率 | 编码 | 制程节点（典型） |
|---|---|---|---|
| Gen3 | 8 GT/s | 128b/130b | 28nm/16nm |
| Gen4 | 16 GT/s | 128b/130b | 16nm/7nm |
| Gen5 | 32 GT/s | 128b/130b | 7nm/5nm |
| Gen6 | 64 GT/s | PAM4 + FEC | 5nm/3nm（预期） |
技术路线对比
铜缆 vs 光纤 PHY
| 维度 | 铜缆 PHY | 光纤 PHY |
|---|---|---|
| 典型距离 | ≤5m（DAC直连）/ ≤100m（Cat6a） | 100m（SR）至 10km+（LR/ER） |
| 延迟 | 更低（无光/电转换） | 略高（+光器件固有延迟） |
| 功耗 | 较低（无激光器） | 较高（激光器+TIA+DSP） |
| 成本 | 低（线缆+PHY芯片） | 高（光模块占大头） |
| 散热 | 简单 | 光模块功耗密度高，需热管理 |
| 趋势 | 短距仍不可替代（DAC） | 中长距主流；CPO 可能改变格局 |
独立 PHY 芯片 vs MAC+PHY SoC vs 内嵌 SerDes IP
| 方案 | 优势 | 劣势 | 典型应用 |
|---|---|---|---|
| 独立 PHY 芯片 | 灵活、可搭配任意 MAC | 增加 PCB 面积、延迟 | 交换机、NIC |
| MAC+PHY SoC | 集成度高、降低延迟 | 绑定供应商 | 路由器、低端交换 |
| 内嵌 SerDes IP | 最高集成度、可定制 | IP 授权费用、设计复杂度 | GPU/CPU/DPU 内部 |
上下游
上游供应链
| 环节 | 关键要素 | 备注 |
|---|---|---|
| EDA 工具 | Cadence、Synopsys 提供 SerDes PHY IP 和验证工具 | 模拟 PHY 设计严重依赖专业 EDA |
| 晶圆代工 | 高速 SerDes 需先进制程（7nm/5nm/3nm）模拟工艺 | TSMC、Samsung、Intel |
| 封装 | 高速信号对封装寄生参数敏感 | 2.5D/3D 封装可缩短 PHY 到 die 距离 |
| 无源器件 | 高精度电阻电容、连接器、PCB 材料 | 低损耗 PCB 材料（如 Megtron6/7）成本高 |
| 光器件 | 激光器（EML/VCSEL/SiPh）、探测器、TIA | II-VI（Coherent）、Lumentum、源杰科技 |
下游应用
┌─── 数据中心交换机/路由器
│
├─── AI 服务器（GPU 互连 PHY、DPU/NIC）
│
PHY 芯片/IP ────────├─── 光模块（800G/1.6T）
│
├─── 存储系统（NVMe-oF、FC）
│
├─── 5G 基站（前传/中传/回传）
│
├─── 车载网络（车载以太网 100BASE-T1/1000BASE-T1）
│
└─── 消费电子（USB4/Thunderbolt、HDMI、DP）
关键指标
以太网 PHY
| 指标 | 说明 | 重要性 |
|---|---|---|
| 数据速率 | 单通道 Gbps（25G/56G/112G/224G） | ★★★★★ |
| 调制方式 | NRZ vs PAM4 | ★★★★★ |
| 通道损耗容忍 | 能承受多少 dB 插入损耗（IL） | ★★★★ |
| 功耗效率 | mW/Gbps 或 pJ/bit | ★★★★ |
| 误码率（BER） | FEC 前后 BER，典型目标 <10⁻¹⁵（FEC 后） | ★★★★★ |
| 抖动 | 确定性抖动（DJ）+ 随机抖动（RJ），单位 UI | ★★★★ |
| 延迟 | 纳秒级，FEC 引入额外延迟 | ★★★（高频交易等场景关键） |
| 端口密度 | 单芯片支持的端口数 | ★★★ |
SerDes IP
| 指标 | 说明 |
|---|---|
| 面积效率 | mm²/lane |
| 功耗效率 | mW/lane 或 pJ/bit |
| 支持协议数 | 以太网/PCIe/JESD204 等多协议兼容 |
| 工艺节点 | 决定速率上限和功耗 |
供需与市场数据
市场规模（定性/区间）
⚠️ 以下数据综合自行业报告和分析师估算，非精确披露，请以具体来源为准
| 细分市场 | 估算规模 | 增长驱动 |
|---|---|---|
| 以太网 PHY 芯片 | 数十亿美元级 [行业估算] | 800G/1.6T 升级周期 |
| SerDes IP 授权 | 数亿美元级 [行业估算] | 每款 SoC 都需 SerDes IP |
| 光模块（含 PHY 功能） | 百亿美元级 [LightCounting 等] | AI 集群需求爆发 |
| 车载以太网 PHY | 十亿美元级 [行业估算] | 智能驾驶、域控架构 |
供需格局
供给端：
- 以太网 PHY 芯片：Marvell、Broadcom 主导，Microchip、TI 有存在
- SerDes IP：Synopsys、Cadence 双寡头，Alphawave、Credo 等有差异化
- 光模块 DSP：Broadcom（原 Inphi）、Marvell 主导
- 车载 PHY：NXP、Marvell、Microchip
需求端核心驱动力：
- AI 算力集群：每增加 1GW 算力，对应巨量 800G/1.6T 光模块和交换 PHY 需求
- 云厂商资本开支：四大 CSP 的 AI CapEx 是最直接的需求指标
- 以太网代际升级：每次速率翻倍，PHY 芯片和光模块都要更新
代表公司与资本映射
全球主要玩家
| 公司 | 核心产品 | 技术亮点 | 上市代码 |
|---|---|---|---|
| Marvell | 以太网 PHY、PAM4 DSP、SerDes IP | 800G PAM4 DSP 领先、车载以太网 | MRVL（NASDAQ） |
| Broadcom | 以太网交换+PHY SoC、光 DSP | 垂直整合（交换+PHY+光学） | AVGO（NASDAQ） |
| Synopsys | SerDes PHY IP 授权 | 覆盖 PCIe6/以太网 224G 的 IP | SNPS（NASDAQ） |
| Cadence | SerDes PHY IP、验证工具 | 高速 SerDes IP、系统验证 | CDNS（NASDAQ） |
| Credo Technology | 有源电缆 PHY、SerDes | 差异化：AEC（有源电缆）PHY | CRDO（NASDAQ） |
| Alphawave Semi | 高速连接 IP、DSP | 112G/224G SerDes、定制 PHY | AWE（LSE） |
| Microchip | 以太网 PHY、时钟 | 工业/车载定位 | MCHP（NASDAQ） |
| TI | 工业以太网 PHY、接口 | 工业/汽车市场 | TXN（NASDAQ） |
| Intel | PCIe PHY、以太网 MAC+PHY | 服务器平台内嵌 | INTC（NASDAQ） |
| 源杰科技 | 光芯片（激光器） | 国产替代 | 688498（科创板） |
| 裕太微 | 以太网 PHY 芯片 | 国产车载/工控 PHY | 688515（科创板） |
| 盛科通信 | 交换芯片（含 MAC 功能） | 国产交换 | 688702（科创板） |
AI 算力语境下的资本映射
AI 算力需求 ──▶ GPU 互连带宽 ──▶ 高速 SerDes IP（SNPS/CDNS）
│ │
▼ ▼
数据中心扩容 ──▶ 交换机升级 ──▶ 800G/1.6T 以太网 PHY + 光模块
│ │
▼ ▼
光模块需求 ──▶ 光 PHY DSP ──▶ Marvell/Broadcom
│ │
▼ ▼
铜缆互连 ──▶ AEC PHY ──▶ Credo、Marvell
投资逻辑
核心论点
-
带宽军备竞赛的卖铲人
- 无论 AI 芯片架构怎么变，GPU 间、服务器间的数据搬运永远需要 PHY
- 每代速率升级（400G→800G→1.6T）都是 PHY 芯片/光模块的换代机会
-
技术壁垒高，格局稳定
- 高速 SerDes 是模拟设计皇冠明珠：需要深亚微米工艺理解 + 射频/模拟设计能力
- 新进入者难以短期追赶：设计周期长、流片成本高、客户验证周期 12-18 个月
-
AI 集群拓扑变化带来增量
- 从传统 Fat-Tree 到 Rail-Optimized、全互连拓扑，每 GPU 的端口数量增加
- GPU 互连从纯 NVLink 向以太网/UEC 扩展，利好以太网 PHY 需求
-
CPO（Co-Packaged Optics）可能重塑格局
- 将光 PHY 集成到交换芯片封装内
- 利好先进封装能力和硅光技术持有者
风险提示
- 技术代际风险：如果某一技术路线（如硅光）超预期成熟，可能改变竞争格局
- 客户集中度：大型云厂商自研芯片可能绕过独立 PHY 供应商
- 周期性：云厂商 CapEx 波动直接影响 PHY 需求节奏
常见误读纠偏
❌ 误读 1：“PHY 就是一块简单的接口芯片”
纠偏：
- 传统低速 PHY（10M/100M）确实相对简单，但现代高速 PHY 是混合信号 SoC
- 112G/lane 的 PHY 需要：亚皮秒级 CDR、多抽头 DFE/FFE、高精度 ADC/DAC、FEC 引擎、微码处理器
- 模拟前端设计复杂度堪比射频芯片，数字后端设计复杂度堪比小 CPU
- 一句话：高速 PHY 是”用数字工艺做射频级模拟性能”的极端挑战
❌ 误读 2：“光模块就是 PHY”
纠偏：
- 光模块包含 PHY 功能（光/电转换），但现代高速光模块的 PHY 复杂度远超传统定义
- 800G 光模块内置 DSP 完成复杂的信号恢复、色散补偿、FEC，是”PHY+DSP+光学”的融合体
- 更准确的说法：光模块是光 PHY 的一种封装形态
- CPO 场景下，光 PHY 功能会被集成到交换芯片封装内，不再需要独立光模块
❌ 误读 3：“国产 PHY 已经突破，可以替代”
纠偏：
- 低速 PHY（百兆/千兆车载、工控）确实有国产进展
- 但 100G+/lane 的高速 SerDes PHY 和光 DSP，全球仅 Marvell、Broadcom、Alphawave 等少数厂商掌握
- 高速 PHY 的壁垒不在设计本身，而在先进制程模拟工艺的调参经验和量产良率
- 国产替代需分场景看：低速可控，高速仍需时间
❌ 误读 4：“PHY 功耗不重要，关键是带宽”
纠偏：
- AI 集群中，PHY 功耗是系统级功耗的重要组成
- 一个 51.2T 交换机可能有数百个 100G/lane SerDes，PHY 功耗可达数百瓦
- 功耗效率（pJ/bit）是 PHY 芯片选型的关键指标，直接影响散热设计和 TCO
- 能耗比最优的 PHY 方案往往赢得设计导入（design win）
学习路径
入门（建立直觉）
- 理解 OSI 模型分层：知道 PHY 是第 1 层，负责”比特到信号”的转换
- 阅读 IEEE 802.3 概述：了解以太网 PHY 的标准框架
- 拆解一个光模块：看懂光模块 datasheet 中的 TX/RX 参数
进阶（理解机制）
- 学习信号完整性基础：眼图、抖动、码间干扰（ISI）、均衡概念
- 了解 SerDes 架构：PLL、CDR、FFE、DFE 的工作原理
- 阅读 Marvell/Broadcom PHY 芯片 datasheet：理解产品规格参数的含义
深入（技术判断）
- 跟踪 IEEE 802.3 工作组：了解 224G/lane、1.6T 以太网的标准化进展
- 阅读 OIF（Optical Internetworking Forum）CEI 规范：理解通道电气规范
- 关注 OFC/ECOC 论文：最新 SerDes 和光 PHY 技术前沿
- 研究 CPO 和硅光：理解下一代光电集成趋势
推荐资源
| 类型 | 推荐 |
|---|---|
| 入门教材 | 《信号完整性与电源完整性分析》（Eric Bogatin） |
| 标准文档 | IEEE 802.3、OIF CEI、PCI-SIG 规范 |
| 行业报告 | LightCounting（光模块）、Dell’Oro（交换机）、650 Group |
| 技术博客 | Signal Integrity Journal、Samtec 技术白皮书 |
| 行业会议 | OFC（光通信）、DesignCon（信号完整性）、OCP Summit（数据中心） |
一句话总结
PHY 是数据的”最后一跳”和”第一跳”——在 AI 算力军备竞赛中，每一代带宽升级都需要新的 PHY 芯片/光模块，它是卖铲子的卖铲子的，是真正稀缺的底层基础设施。
延伸阅读与来源
| 来源 | 说明 | 可信度 |
|---|---|---|
| IEEE 802.3 标准系列 | 以太网 PHY 的权威规范 | ★★★★★ |
| OIF CEI 规范 | 通道电气接口标准 | ★★★★★ |
| Marvell 投资者日材料 | 800G/1.6T 路线图、产品规划 | ★★★★（厂商视角） |
| Broadcom 技术白皮书 | 交换+PHY 架构演进 | ★★★★（厂商视角） |
| LightCounting 市场报告 | 光模块市场数据 | ★★★★（行业数据） |
| Synopsys/Cadence IP 文档 | SerDes IP 技术规格 | ★★★★ |
| DesignCon/OFC 论文 | 高速信号处理前沿研究 | ★★★★★ |
| 裕太微招股书 | 国产以太网 PHY 技术现状 | ★★★（了解国产进展） |
最后更新：基于公开信息整理，具体产品规格以厂商官方文档为准。部分市场数据为行业估算，标注了 [行业估算] 的数据请以原始来源为准。