PHY（Physical Layer，物理層）

3 秒看懂

PHY 是什麼？ OSI 模型第 1 層的硬體實現——將數字位元流轉換為可在物理介質（銅纜、光纖、PCB走線）上傳輸的模擬訊號，並完成接收端的訊號恢復。它是資料”離開晶片、踏上線路”的最後一站，也是”從線路回到晶片”的第一站。

3 分鐘產業解釋

為什麼 PHY 是 AI 算力基礎設施的”隱形卡脖子點”

視角	PHY 的角色
GPU 互連	NVLink/Infinity Fabric 底層 SerDes PHY 決定 GPU-to-GPU 頻寬天花板
伺服器-交換器	乙太網路 PHY 晶片（或 MAC+PHY SoC）決定資料中心東西向流量吞吐
光模組	光模組內部的 TIA/Laser Driver + DSP 本質上是光電 PHY
儲存	PCIe PHY、SATA PHY、NVMe 控制器內嵌 SerDes
終端/車載	USB-PHY、車載乙太網路 PHY、MIPI D-PHY/C-PHY

產業本質：PHY 晶片是”頻寬軍備競賽”中賣鏟子的角色——無論上層協議怎麼變，物理層永遠需要。每一代乙太網路升級（10G→25G→100G→400G→800G→1.6T）、每一代 PCIe 迭代（Gen3→4→5→6），都需要新 PHY 或新 SerDes IP。

15 分鐘專家深入

1. PHY 的功能邊界

┌─────────────────────────────────────────────────────────┐
│                     MAC 層 (資料鏈路層)                    │
├─────────────────────────────────────────────────────────┤
│              MII / XFI / USXGMII / CAUI 介面             │  ← 媒質無關介面
├─────────────────────────────────────────────────────────┤
│                       PHY 晶片 / IP                      │
│  ┌──────────┐ ┌──────────┐ ┌──────────┐ ┌──────────┐   │
│  │ PCS      │ │ FEC      │ │ PMA      │ │ PMD      │   │
│  │(物理編碼) │ │(前向糾錯) │ │(物理媒介 │ │(物理媒介 │   │
│  │ 子層     │ │ 子層     │ │ 附加)    │ │ 從屬)    │   │
│  └──────────┘ └──────────┘ └──────────┘ └──────────┘   │
├─────────────────────────────────────────────────────────┤
│            物理介質（銅纜 / 光纖 / PCB 背板）              │
└─────────────────────────────────────────────────────────┘

子層功能拆解：

子層	核心功能	關鍵技術
PMD	驅動物理介質、光電轉換	雷射驅動器、TIA、阻抗匹配
PMA	串並轉換、時鐘恢復（CDR）、均衡	DFE、CTLE、AGC
PCS	線路編碼、加擾、塊編碼	64b/66b、加擾、塊編碼
FEC	糾錯編碼/解碼	RS-FEC（RS-528,RS-544）、KP-FEC

2. SerDes：PHY 的心臟

SerDes（Serializer/Deserializer） 是幾乎所有高速 PHY 的核心模擬前端：

傳送端                              接收端
┌────────┐    ┌────────┐         ┌────────┐    ┌────────┐
│ 並行   │───▶│ 序列器 │────▶線路──▶│ CDR   │───▶│ 解串器 │───▶ 並行
│ 資料   │    │(Ser)   │         │(時鐘   │    │(Des)   │    資料
└────────┘    └────────┘         │ 恢復)  │    └────────┘
                                      │
                                 ┌────▼────┐
                                 │ CTLE+DFE │ ← 均衡補償
                                 └─────────┘

關鍵引數（定性描述，具體規格因廠商/製程而異）：

資料速率：當前主流單通道 56G/112G PAM4，下一代 224G PAM4 正在標準化 [IEEE 802.3dj 進行中]
調變方式：NRZ（1 bit/symbol）→ PAM4（2 bit/symbol）→ 未來可能 PAM6/PAM8
均衡：傳送端預加重（FFE）、接收端 CTLE（連續時間線性均衡）+ DFE（判決反饋均衡）
FEC 型別：乙太網路標準化 RS-544（KP-FEC）用於 50G+ 通道；延遲和編碼開銷是關鍵 tradeoff

技術原理

1. 銅纜乙太網路 PHY 的訊號處理鏈路

以 100GBASE-CR4（4×25G NRZ）或 100G PAM4 方案為例：

傳送方向 (TX):
MAC → MII幀 → [PCS: 64b/66b編碼 + 加擾] → [FEC編碼] → [PMA: 並串轉換] → [PMD: 驅動器+預加重] → 物理線纜

接收方向 (RX):
物理線纜 → [PMD: 接收器+AGC] → [PMA: CDR+DFE+CTLE均衡] → [FEC解碼] → [PCS: 解碼+解擾] → MAC

2. 光 PHY 的額外複雜度

電訊號 ──▶ [雷射驅動器] ──▶ [雷射器/TOSA] ──▶ 光纖 ──▶ [PIN/PD] ──▶ [TIA] ──▶ 電訊號
                        發射端                              接收端

光 PHY 的分層（以 400G-FR4 為例）：

4×106.25G PAM4 光通道
內建 DSP 完成色散補償、非線性補償
典型功耗預算：光模組整體約 12-18W（含 PHY DSP + 光器件）

3. PCIe PHY 的差異

PCIe PHY 與乙太網路 PHY 的關鍵區別：

嵌入式時鐘：PCIe 使用 128b/130b（Gen3+）編碼內嵌時鐘，無需獨立時鐘傳輸線，接收端可通過CDR恢復時鐘
均衡要求更嚴苛：PCIe 走 PCB 背板，通道損耗大（Gen5 約 36dB@16GHz），需複雜 DFE
鏈路訓練：LTSSM（鏈路訓練狀態機）完成速率協商、均衡係數交換
Lane 數量靈活：x1/x2/x4/x8/x16 配置

4. 關鍵類比電路機制

CDR（Clock Data Recovery）：

            ┌─────────────────┐
資料輸入 ──▶│  相位檢測器(PD)  │──▶ 誤差訊號
            └────────┬────────┘
                     ▼
            ┌─────────────────┐
            │   環路濾波器     │
            └────────┬────────┘
                     ▼
            ┌─────────────────┐
            │   VCO/DCO       │──▶ 恢復時鐘
            └────────┬────────┘
                     │
                     └─────── 反饋回相位檢測器

DFE（Decision Feedback Equalizer）：

利用已判決的位元反饋消除碼間干擾（ISI）
關鍵 tradeoff：抽頭數 vs 功耗 vs 延遲
典型配置：5-13 個前饋抽頭 + 數個反饋抽頭 [因速率/廠商而異]

技術演進史

時期	里程碑	關鍵變化
1990s	10BASE-T、100BASE-TX	單對線 PHY，簡單線路編碼（曼徹斯特/MLT-3）
2000s	1000BASE-T（千兆）	4 對線並行、PAM5 調變、複雜 DSP
2010-2015	10G/25G 乙太網路 PHY	單通道 10G NRZ，SerDes 成為核心
2015-2018	100G 乙太網路普及	4×25G NRZ（CR4/SR4）、矽光興起
2019-2022	400G 部署	50G/lane NRZ → 56G/lane PAM4，DSP 進入光模組
2023-2025	800G 部署	112G/lane PAM4 成為主流，CPO 開始探索
2026+（預期）	1.6T	224G/lane PAM4，IEEE 802.3dj 標準化中

PCIe 演進：

版本	單通道速率	編碼	製程節點（典型）
Gen3	8 GT/s	128b/130b	28nm/16nm
Gen4	16 GT/s	128b/130b	16nm/7nm
Gen5	32 GT/s	128b/130b	7nm/5nm
Gen6	64 GT/s	PAM4 + FEC	5nm/3nm（預期）

技術路線對比

銅纜 vs 光纖 PHY

維度	銅纜 PHY	光纖 PHY
典型距離	≤5m（DAC直連）/ ≤100m（Cat6a）	100m（SR）至 10km+（LR/ER）
延遲	更低（無光/電轉換）	略高（+光器件固有延遲）
功耗	較低（無雷射器）	較高（雷射器+TIA+DSP）
成本	低（線纜+PHY晶片）	高（光模組佔大頭）
散熱	簡單	光模組功耗密度高，需熱管理
趨勢	短距仍不可替代（DAC）	中長距主流；CPO 可能改變格局

獨立 PHY 晶片 vs MAC+PHY SoC vs 內嵌 SerDes IP

方案	優勢	劣勢	典型應用
獨立 PHY 晶片	靈活、可搭配任意 MAC	增加 PCB 面積、延遲	交換器、NIC
MAC+PHY SoC	整合度高、降低延遲	繫結供應商	路由器、低端交換
內嵌 SerDes IP	最高整合度、可定製	IP 授權費用、設計複雜度	GPU/CPU/DPU 內部

上下游

上游供應鏈

環節	關鍵要素	備註
EDA 工具	Cadence、Synopsys 提供 SerDes PHY IP 和驗證工具	模擬 PHY 設計嚴重依賴專業 EDA
晶圓代工	高速 SerDes 需先進製程（7nm/5nm/3nm）模擬工藝	TSMC、Samsung、Intel
封裝	高速訊號對封裝寄生引數敏感	2.5D/3D 封裝可縮短 PHY 到 die 距離
無源器件	高精度電阻電容、聯結器、PCB 材料	低損耗 PCB 材料（如 Megtron6/7）成本高
光器件	雷射器（EML/VCSEL/SiPh）、探測器、TIA	II-VI（Coherent）、Lumentum、源傑科技

下游應用

                        ┌─── 資料中心交換器/路由器
                        │
                        ├─── AI 伺服器（GPU 互連 PHY、DPU/NIC）
                        │
    PHY 晶片/IP ────────├─── 光模組（800G/1.6T）
                        │
                        ├─── 儲存系統（NVMe-oF、FC）
                        │
                        ├─── 5G 基站（前傳/中傳/回傳）
                        │
                        ├─── 車載網路（車載乙太網路 100BASE-T1/1000BASE-T1）
                        │
                        └─── 消費電子（USB4/Thunderbolt、HDMI、DP）

關鍵指標

乙太網路 PHY

指標	說明	重要性
資料速率	單通道 Gbps（25G/56G/112G/224G）	★★★★★
調變方式	NRZ vs PAM4	★★★★★
通道損耗容忍	能承受多少 dB 插入損耗（IL）	★★★★
功耗效率	mW/Gbps 或 pJ/bit	★★★★
誤位元速率（BER）	FEC 前後 BER，典型目標 <10⁻¹⁵（FEC 後）	★★★★★
抖動	確定性抖動（DJ）+ 隨機抖動（RJ），單位 UI	★★★★
延遲	納秒級，FEC 引入額外延遲	★★★（高頻交易等場景關鍵）
埠密度	單晶片支援的埠數	★★★

SerDes IP

指標	說明
面積效率	mm²/lane
功耗效率	mW/lane 或 pJ/bit
支援協議數	乙太網路/PCIe/JESD204 等多協議相容
工藝節點	決定速率上限和功耗

供需與市場資料

市場規模（定性/區間）

⚠️ 以下資料綜合自行業報告和分析師估算，非精確揭露，請以具體來源為準

細分市場	估算規模	增長驅動
乙太網路 PHY 晶片	數十億美元級 [行業估算]	800G/1.6T 升級週期
SerDes IP 授權	數億美元級 [行業估算]	每款 SoC 都需 SerDes IP
光模組（含 PHY 功能）	百億美元級 [LightCounting 等]	AI 叢集需求爆發
車載乙太網路 PHY	十億美元級 [行業估算]	智慧駕駛、域控架構

供需格局

供給端：

乙太網路 PHY 晶片：Marvell、Broadcom 主導，Microchip、TI 有存在
SerDes IP：Synopsys、Cadence 雙寡頭，Alphawave、Credo 等有差異化
光模組 DSP：Broadcom（原 Inphi）、Marvell 主導
車載 PHY：NXP、Marvell、Microchip

需求端核心驅動力：

AI 算力叢集：每增加 1GW 算力，對應巨量 800G/1.6T 光模組和交換 PHY 需求
雲端廠商資本支出：四大 CSP 的 AI CapEx 是最直接的需求指標
乙太網路代際升級：每次速率翻倍，PHY 晶片和光模組都要更新

代表公司與資本對映

全球主要玩家

公司	核心產品	技術亮點	上市程式碼
Marvell	乙太網路 PHY、PAM4 DSP、SerDes IP	800G PAM4 DSP 領先、車載乙太網路	MRVL（NASDAQ）
Broadcom	乙太網路交換+PHY SoC、光 DSP	垂直整合（交換+PHY+光學）	AVGO（NASDAQ）
Synopsys	SerDes PHY IP 授權	覆蓋 PCIe6/乙太網路 224G 的 IP	SNPS（NASDAQ）
Cadence	SerDes PHY IP、驗證工具	高速 SerDes IP、系統驗證	CDNS（NASDAQ）
Credo Technology	有源電纜 PHY、SerDes	差異化：AEC（有源電纜）PHY	CRDO（NASDAQ）
Alphawave Semi	高速連線 IP、DSP	112G/224G SerDes、定製 PHY	AWE（LSE）
Microchip	乙太網路 PHY、時鐘	工業/車載定位	MCHP（NASDAQ）
TI	工業乙太網路 PHY、介面	工業/汽車市場	TXN（NASDAQ）
Intel	PCIe PHY、乙太網路 MAC+PHY	伺服器平台內嵌	INTC（NASDAQ）
源傑科技	光晶片（雷射器）	國產替代	688498（科創板）
裕太微	乙太網路 PHY 晶片	國產車載/工控 PHY	688515（科創板）
盛科通訊	交換晶片（含 MAC 功能）	國產交換	688702（科創板）

AI 算力語境下的資本對映

AI 算力需求 ──▶ GPU 互連頻寬 ──▶ 高速 SerDes IP（SNPS/CDNS）
    │                                    │
    ▼                                    ▼
資料中心擴容 ──▶ 交換器升級 ──▶ 800G/1.6T 乙太網路 PHY + 光模組
    │                                    │
    ▼                                    ▼
光模組需求 ──▶ 光 PHY DSP ──▶ Marvell/Broadcom
    │                                    │
    ▼                                    ▼
銅纜互連 ──▶ AEC PHY ──▶ Credo、Marvell

投資邏輯

核心論點

頻寬軍備競賽的賣鏟人
- 無論 AI 晶片架構怎麼變，GPU 間、伺服器間的資料搬運永遠需要 PHY
- 每代速率升級（400G→800G→1.6T）都是 PHY 晶片/光模組的換代機會
技術壁壘高，格局穩定
- 高速 SerDes 是模擬設計皇冠明珠：需要深亞微米工藝理解 + 射頻/模擬設計能力
- 新進入者難以短期追趕：設計週期長、流片成本高、客戶驗證週期 12-18 個月
AI 叢集拓撲變化帶來增量
- 從傳統 Fat-Tree 到 Rail-Optimized、全互連拓撲，每 GPU 的埠數量增加
- GPU 互連從純 NVLink 向乙太網路/UEC 擴充套件，利好乙太網路 PHY 需求
CPO（Co-Packaged Optics）可能重塑格局
- 將光 PHY 整合到交換晶片封裝內
- 利好先進封裝能力和矽光技術持有者

風險提示

技術代際風險：如果某一技術路線（如矽光）超預期成熟，可能改變競爭格局
客戶集中度：大型雲端廠商自研晶片可能繞過獨立 PHY 供應商
週期性：雲端廠商 CapEx 波動直接影響 PHY 需求節奏

常見誤讀糾偏

❌ 誤讀 1：“PHY 就是一塊簡單的介面晶片”

糾偏：

傳統低速 PHY（10M/100M）確實相對簡單，但現代高速 PHY 是混合訊號 SoC
112G/lane 的 PHY 需要：亞皮秒級 CDR、多抽頭 DFE/FFE、高精度 ADC/DAC、FEC 引擎、微碼處理器
模擬前端設計複雜度堪比射頻晶片，數字後端設計複雜度堪比小 CPU
一句話：高速 PHY 是”用數字工藝做射頻級模擬效能”的極端挑戰

❌ 誤讀 2：“光模組就是 PHY”

糾偏：

光模組包含 PHY 功能（光/電轉換），但現代高速光模組的 PHY 複雜度遠超傳統定義
800G 光模組內建 DSP 完成複雜的訊號恢復、色散補償、FEC，是”PHY+DSP+光學”的融合體
更準確的說法：光模組是光 PHY 的一種封裝形態
CPO 場景下，光 PHY 功能會被整合到交換晶片封裝內，不再需要獨立光模組

❌ 誤讀 3：“國產 PHY 已經突破，可以替代”

糾偏：

低速 PHY（百兆/千兆車載、工控）確實有國產進展
但 100G+/lane 的高速 SerDes PHY 和光 DSP，全球僅 Marvell、Broadcom、Alphawave 等少數廠商掌握
高速 PHY 的壁壘不在設計本身，而在先進製程模擬工藝的調參經驗和量產良率
國產替代需分場景看：低速可控，高速仍需時間

❌ 誤讀 4：“PHY 功耗不重要，關鍵是頻寬”

糾偏：

AI 叢集中，PHY 功耗是系統級功耗的重要組成
一個 51.2T 交換器可能有數百個 100G/lane SerDes，PHY 功耗可達數百瓦
功耗效率（pJ/bit）是 PHY 晶片選型的關鍵指標，直接影響散熱設計和 TCO
能耗比最優的 PHY 方案往往贏得設計匯入（design win）

學習路徑

入門（建立直覺）

理解 OSI 模型分層：知道 PHY 是第 1 層，負責”位元到訊號”的轉換
閱讀 IEEE 802.3 概述：瞭解乙太網路 PHY 的標準架構
拆解一個光模組：看懂光模組 datasheet 中的 TX/RX 引數

進階（理解機制）

學習訊號完整性基礎：眼圖、抖動、碼間干擾（ISI）、均衡概念
瞭解 SerDes 架構：PLL、CDR、FFE、DFE 的工作原理
閱讀 Marvell/Broadcom PHY 晶片 datasheet：理解產品規格引數的含義

深入（技術判斷）

追蹤 IEEE 802.3 工作組：瞭解 224G/lane、1.6T 乙太網路的標準化進展
閱讀 OIF（Optical Internetworking Forum）CEI 規範：理解通道電氣規範
關注 OFC/ECOC 論文：最新 SerDes 和光 PHY 技術前沿
研究 CPO 和矽光：理解下一代光電整合趨勢

型別	推薦
入門教材	《訊號完整性與電源完整性分析》（Eric Bogatin）
標準文件	IEEE 802.3、OIF CEI、PCI-SIG 規範
行業報告	LightCounting（光模組）、Dell’Oro（交換器）、650 Group
技術部落格	Signal Integrity Journal、Samtec 技術白皮書
行業會議	OFC（光通訊）、DesignCon（訊號完整性）、OCP Summit（資料中心）

一句話總結

PHY 是資料的”最後一跳”和”第一跳”——在 AI 算力軍備競賽中，每一代頻寬升級都需要新的 PHY 晶片/光模組，它是賣鏟子的賣鏟子的，是真正稀缺的底層基礎設施。

延伸閱讀與來源

來源	說明	可信度
IEEE 802.3 標準系列	乙太網路 PHY 的權威規範	★★★★★
OIF CEI 規範	通道電氣介面標準	★★★★★
Marvell 投資者日材料	800G/1.6T 路線圖、產品規劃	★★★★（廠商視角）
Broadcom 技術白皮書	交換+PHY 架構演進	★★★★（廠商視角）
LightCounting 市場報告	光模組市場資料	★★★★（行業資料）
Synopsys/Cadence IP 文件	SerDes IP 技術規格	★★★★
DesignCon/OFC 論文	高速訊號處理前沿研究	★★★★★
裕太微招股書	國產乙太網路 PHY 技術現狀	★★★（瞭解國產進展）

最後更新：基於公開資訊整理，具體產品規格以廠商官方文件為準。部分市場資料為行業估算，標註了 [行業估算] 的資料請以原始來源為準。