电源效率
1. 摘要与核心判断
电源效率本质上衡量的是从市电交流电网到GPU/ASIC芯片核心晶体管之间的电能传输与变换过程中，最终被有效用于逻辑运算的能量比例，其余部分全部以焦耳热的形式耗散。在生成式AI和大模型训练负载的驱动下，单机柜功耗已从传统10 kW急剧攀升至40–100 kW，电能传输链路上任何百分点的效率折损都将转化为兆瓦级的热量，直接推高数据中心总拥有成本（TCO）和电能使用效率（PUE）。当前主流供电架构在“AC 10 kV → 400 V AC → UPS → 48 V DC → 12 V 中间母线 → 0.8 V 核心”的5–6级变换中，即便单级效率均高达94%，系统总效率也仅约73%，损耗热密度超过25 W/cm²以上，严重挑战芯片散热极限。本报告通过系统拆解各级损耗机理，量化评估48 V架构迁移、氮化镓（GaN）宽禁带器件、多相交错并联VRM以及垂直供电（VPD）等关键杠杆对效率的改善幅度，并构建十年生命周期TCO模型，为技术选型与投资决策提供硬数据支撑。
2. 产业背景：AI算力引爆的电源密度革命
以GPT-4、Gemini等千亿参数级模型为代表的训练任务，推动着图形处理器（GPU）和专用集成电路（ASIC）朝每瓦性能极致优化，但芯片总功耗不降反升。NVIDIA H100 SXM模块的持续热功耗（TDP）已至700 W，而单节点8卡组成的DGX服务器合计功耗近10 kW。由此，一个中等规模的AI训练集群轻松突破兆瓦级，其电力需求与一座小型工业园相当。更严峻的是，芯片核心电压已逼近0.7–0.8 V的物理底线，而电流却飙升至单芯片数百安培、单板数千安培的级别，使得机柜内铜箔走线、连接器和磁芯元件的I^2R损耗呈平方律放大。此时，供电链路哪怕1%的效率差异，每年都会带来数十万度的电能浪费——若以0.75元/度的工业电价计算，10 MW IT负载在十年周期内每提升1%电源效率，可节省的电费直逼千万元人民币量级，尚未计入因热量减少而节省的冷水机组与液冷系统投资。这迫使超大规模云服务商与OEM厂商将电源效率的权重提升至与计算性能并列的优先级，并着手重构服役超过20年的传统12 V机架供电架构。
3. 供电架构演进与链式损耗的数学结构
供电链路的系统总效率为各级变换效率的乘积，而非加权平均。一条典型的“中压10 kV → 低压400 V → UPS AC‑DC‑AC → 48 V DC 整流器 → 12 V 中间母线变换器 → 板级VRM至0.8 V”路径共包含5级串联变换。即便每一级都使用工业级高成本设计，使得单级效率达到94%，最终总效率仅为0.94^5 \approx 73.4\%，即输入功率中超过四分之一在传输路径上化为热量。若为了追求低成本，将单级效率放松至90%，则总效率暴跌至59%。这种乘数效应迫使系统架构师从两个维度同时行动：一是削减变换级数，二是将单级效率推向物理极限。
当前技术路径明确：在机架前端采用高压直流（HVDC, 240 V/336 V）替代传统双变换UPS，可直接免除AC‑DC‑AC的两次变换，将前级效率从92％–94％一举提升至98％以上；在机架内采用48 V母线替代12 V，使母线电流降低为原来的四分之一，大幅削弱I^2R分布损耗，并为后续的板级非隔离变换提供更高的输入电压平台，从而拓展了拓扑选择和占空比优化的空间。数学模型表明，在100 kW机柜内，若用48 V/12 V两级架构替换单级12 V，铜排与连接器上的焦耳热可从数百瓦降至数十瓦，对机柜整体热管理的改善立竿见影。
4. 损耗机制深度剖析与量化建模
功率变换中的总损耗P_{text(loss)}可精细拆解为四类相互耦合的物理分量，其比例随拓扑、开关频率和负载水平剧烈变化：
- 导通损耗（
I^2R）：源于MOSFET的导通电阻R_{text(DS(on))}、电感线圈直流电阻（DCR）和PCB铜箔阻抗。在输出电流为200 A的VRM中，仅5厘米长、3盎司铜厚的电源走线即可产生约3.2 W的焦耳热（200^2 \times 0.08 \, text(m)\Omega = 3.2 \, text(W)）。导通损耗与负载电流平方严格正比，因此大电流场景下任何毫欧级的阻抗都必须被严苛控制。 - 开关损耗：每次MOSFET开启和关断时，漏源电压
V_{text(DS)}和沟道电流I_D存在交叠区，产生瞬时能量耗散。对于硬开关Buck变换器，开关损耗可近似为 1/2 × V_in × I_out × (t_on + t_off) × f_sw，其中t_{text(on)}、t_{text(off)}为电压电流交叠时间。若开关频率从300 kHz提升至1 MHz，在Si MOSFET平台上开关损耗会急剧失控，占比超过总损耗50%，因此高频化必须依赖软开关技术（ZVS/ZCS）或宽禁带器件。 - 磁芯损耗：由高频纹波电流在电感磁芯中引发的磁滞和涡流损耗构成，通常用Steinmetz方程
P_{text(core)} = k f^{\alpha} \Delta B^{\beta}描述。在兆赫兹频段，传统铁氧体已逼近有效工作极限，低损耗的金属粉芯或非晶磁材成为必然选择，其选型直接决定VRM的满载效率和体积。 - 控制与偏置功率：为控制器、驱动IC、隔离电源和传感电路供电的固定开销。在满载时占比可忽略，但在AI推理这类频繁进入轻载的场景中，静态功耗可能使轻载效率（10％负载）从90％断崖式降至70％以下，因此现代数字电源需要具备脉冲频率调制（PFM）与突发模式（Burst Mode）等自适应策略。
5. 48 V供电架构：从可选到必然的产业迁移
自Google在2016年OCP峰会上公开推广48 V机架架构以来，该方案已成为高性能计算的标准范式。其核心逻辑是以电压提升换取电流降低，将机柜内的I^2R分布损耗成平方倍削减。在典型的12 V架构下，单个48 kW机柜的母线电流高达4000 A，需使用数根并行的厚铜排，不仅昂贵还严重挤占冷却风道；切换至48 V后，电流骤降至1000 A，铜材用量减半，且允许更细的电缆和更高密度的连接器。不仅如此，48 V输入为板级非隔离变换器创造了更优的工作占空比：从48 V直接降压至0.8 V（变压比60:1）对单级Buck而言过冲比过小，但实践中通过“48 V→12 V或6 V”的中间母线变换器分割变压比，可让两级变换器均运行在最优效率区间。
当前48 V生态系统已覆盖从AC‑DC整流器（俗称“银盒子”）、机架内DC‑DC变换器到板级负载点（POL）的完整链条，Vicor、台达、Flex等厂商均已推出高功率密度模组。其中，支持双向48 V/12 V转换的混合拓扑还被用于与电池备电系统的无缝集成，可在电网中断时利用储能直接供给48 V母线，大大简化了不间断电源设计。
6. 板级电压调节模块（VRM）：多相交错与瞬态性能
直接面对GPU、CPU核心的板级VRM必须具备三大极限能力：亚伏级精确输出、数千安培电流响应速度、以及超低纹波以保证芯片时序。实现这一切的主流拓扑是多相交错并联Buck变换器。其原理是将N相结构完全相同的功率级并联，每相开关依次错相360°/N，使输出电流纹波在整流结点部分抵消。总输出纹波电流有效值约为 (V_in - V_out) / (L × f_sw × N)，在8相时理论纹波可降低近一个数量级，从而极大地节省输出电容数量与板面空间。 当代AI加速卡供电方案已演进至8–16相甚至更多，单相承载25–35 A。先进的数字多相控制器通过差分电流传感、温度检测和在线校准实现0.5%级均流精度，确保各相热应力均匀，避免热点。同时，多相架构允许根据负载瞬态加速（Turbo模式）临时增加相数，以满足AI芯片在密集矩阵运算中数百纳秒内跳变200 A以上的极端需求。为兼顾高频化带来的开关损耗，主流方案已大规模引入零电压开关（ZVS）的改进型多相拓扑，或集成GaN功率级，将开关频率推至2 MHz以上，使得每相电感体积缩小至0402封装尺度，直接贴装在基板之下。
7. 中间母线变换：电荷泵与LLC谐振的双雄对决
在48 V到板级输入的中间变换环节，传统同步Buck渐被两种高效拓扑取代：开关电容转换器（电荷泵）和LLC谐振变换器。 电荷泵借助电容的电荷搬运实现固定变压比（2:1、4:1甚至6:1），去除了磁性元件，因此理论上可逼近99%的效率，并拥有超过5 kW/inch³的功率密度。其弱点在于不具备电压调节能力，依赖于前级预稳压，且电流波动较大，需要配合多层陶瓷电容（MLCC）。然而，在48 V转12 V/6 V这类固定比例、不可调节的应用中，电荷泵几乎成为非隔离方案的首选，并可直接嵌入处理器基板，将120 A级别的中间母线电流分散到数千平方毫米的基板上。 LLC谐振变换器则依靠谐振槽路实现初级开关管的零电压开通和次级整流器的零电流关断，在全负载范围内均能维持极高效率，且能提供可调节的输出电压，适用于需要动态母线控制的场景。其缺点在于采用变压器进行隔离，体积和高度难以激进压缩，且环路带宽受限于谐振频率变化，对极快瞬态的响应不如电荷泵加Buck的混合架构。目前业界呈现明显分流：超大规模GPU集群的转接卡倾向于电荷泵直转，而通用服务器主板的中间母线变换则仍由LLC占据主导。
8. 氮化镓（GaN）与宽禁带半导体的降损革命
硅基MOSFET经过数十年优化已逼近其材料特性的理论极限，而氮化镓高电子迁移率晶体管（GaN HEMT）和碳化硅（SiC）MOSFET凭借宽禁带、高临界场强和高电子饱和速度，正在颠覆损耗版图。GaN器件近乎零反向恢复电荷（Q_{text(rr)}）和极低的栅极电荷（Q_g），使其在硬开关高频应用中开关损耗较Si MOSFET降低50%–80%，从而允许VRM开关频率从300–500 kHz跃升至2–5 MHz而不发生效率崩溃。这种高频化直接压缩了电感和电容的物理体积，使得板上电源面积减少30%–50%，对于拼装多颗GPU的基板异常关键。
SiC器件则在1200 V等级展示优势，适合前级PFC和高压直流变换器，以极低的导通电阻提高AC‑DC整流效率至98%以上。在48 V中间母线层面，目前已出现采用GaN半桥实现的飞跨电容多电平变换器，利用更低的电压应力进一步提升效率。产业链成熟度方面，英飞凌、纳微半导体、Power Integrations等均已量产GaN功率IC，并将驱动器单片集成，显著降低寄生电感，使高频电源设计平民化。据实证数据，在48 V转1 V的VRM中，以GaN替换Si后，满载效率可由87%提升至91%，功率损耗锐减30%，对降低芯片结温和提升长期可靠性意义非凡。
9. 垂直供电（VPD）与负载点电源的深度集成
为了极致压缩“最后1英寸”的I^2R损耗，垂直供电（Vertical Power Delivery）将VRM直接从主板下方或基板背面通过微型铜柱阵列向处理器核心供电，消除了传统平面走线、连接器和基板通孔上的数百微欧阻抗。VPD所缩短的供电路径通常不足3毫米，可使传导损耗下降60%以上，同时大幅降低电源分配网络（PDN）的寄生电感，从而允许移除若干体积极大的去耦电容，释放宝贵的基板面积给计算单元。
VPD对电源模组提出极端要求：厚度需控制在0.8毫米以内，以适配基板间隙；必须采用芯片级封装（CSP）和晶圆级磁性器件；且热路径必须与处理器散热结构协同设计。当前先行者已将集成GaN的功率级、薄膜电感和电容嵌入柔性或刚性基板，形成有源嵌入（Active Embedding）电源模块。这种方案不仅将负载点效率推至92%以上，还使芯片两侧的电源供电密度翻倍，为未来Chiplet架构下每个裸片独立动态调压提供了物理前提。
10. 前端系统优化：HVDC、离线UPS与储能耦合
跳出板级视野，整个数据中心电源链路的头部效率同样不可忽视。传统双变换式UPS（AC‑DC‑AC）由于两次变换，系统效率长期局限于94%左右，且需额外配置谐波滤波器。高压直流（HVDC）供电架构直接将电网交流整流为240 V或336 V直流母线，供给机架级直流变换器，省去了逆变回交流的环节，系统效率跃升至97%–98%，并天然兼容电池直接挂接。目前中国三大运营商已大规模部署336 V HVDC，有望向AI数据中心蔓延。 进一步，通过同机架级的锂电备电（BBU）整合，可构建“市电整流+直流母线+分布式储能”的极简路径：市电正常时整流器直供，电网瞬断时BBU直接钳位母线，彻底消除切换时间，并允许整流器运行在最高效率点而不需为电池充电预留裕量。这种离线式UPS架构能再挤出1%–2%的整体效率，已由Meta、微软在OCP中大力推广。
11. 损耗热转化为可利用的冷量：热管理协同设计
每瓦特电力损耗最终都变成热，而散热系统本身也在耗电。因此，电源效率与热管理必须从芯片到冷却塔进行跨层协同优化。将VRM效率从85%提升至90%，不但减少了电力成本，更使必须被移走的热量等比例降低，可相应缩小冷水机组、泵和冷却塔的容量，其节省量在PUE链条上被二次放大。
先进设计将液冷冷板直接覆盖在VRM MOSFET和电感上，利用40°C温水带走热量，使器件结温维持在85°C以下，从而减小R_{text(DS(on))}的正温度系数恶化（通常每升高10°C，导通电阻增加约4%–7%），反过来进一步提高效率，形成“低温→低阻→低损耗”的良性循环。此外，功率变换器的开关频率选择须避开冷板管路引发的振动频率，热机电多物理场仿真已成为电源系统设计的标配。
12. 总拥有成本（TCO）与投资回报分析
电源效率的每一分提升都可转化为硬财务回报。以一个供电总容量为20 MW的AI数据中心（IT负载约16 MW）为模型，若通过采用48 V架构、GaN VRM和HVDC将端到端电源效率从85%提升至91%，则电网输入功率从18.82 MW降至17.58 MW，减少损耗1.24 MW。按年运行8000小时、电价0.7元/度计算，年节省电费约694.4万元，十年净节省约6944万元。若再计入因散热容量降低而节省的冷水机组资本支出（约3000万元）和建筑面积节省，总财务收益轻松过亿。 从投资端看，新增GaN器件和48 V基础设施的初期成本分摊至每瓦IT负载约增加0.15–0.25元，远低于其生命周期内节省的电费。此外，高效率架构可释放更多电力配额，同等外电总量下可部署更多GPU，变相提高算力密度与营收天花板。敏锐的投资者已意识到，电源效率指标已成为衡量数据中心盈利能力的核心先行指标。
13. 产业链与竞争格局
电源效率革命催生了多层级活跃的供应商生态：
- 机架级电源（Rack-level）：台达、维谛（Vertiv）、Flex等提供48 V整流器及电源机架，竞争焦点在于功率密度与热备份均流。
- 中间母线及模块化电源：Vicor公司的正弦振幅变换器（SAC）与分比式电源架构（FPA）独树一帜，实现了98%的48 V转12 V效率；台达亦推出同类电荷泵模组。该环节受OCP标准化推动，价格加速下降。
- 板级VRM控制器与功率级：英飞凌、瑞萨（Intersil）、MPS等提供数字多相控制器；纳微半导体、Power Integrations、GaN Systems等聚焦GaN功率级IC。国内厂商如杰华特、矽力杰在服务器VRM领域市场份额逐年攀升。
- 磁性元件与基板：高频磁材由TDK、村田、顺络等主导；PCB内嵌电感的IC基板则由Ibiden、AT&S等携手芯片厂定制开发，门槛极高。
整体来看，电源效率正从分立器件竞争转向系统级综合方案竞争，拥有垂直整合能力（芯片＋封装＋磁件）的厂商将定义下一代效率天花板。
14. 能效标准与未来前瞻技术
全球能效法规持续加码：欧盟Lot 9 Tier 2要求服务器电源在20%–100%负载范围内最低效率不低于94%，美国能源之星和80 PLUS铂金/钛金认证已成为市场准入基本线。OCP更是将48 V架构和Rack-level BBU纳入强制推荐，进一步压缩低效电源的生存空间。 展望未来，三项前沿技术有望重新定义电源效率边界：
- 芯片级集成电压调节器（IVR）：利用片上电感与深沟槽电容，在3D封装内部实现>100 MHz开关的微型VRM，消除一切片外传输损耗，理论效率可达95%以上。
- 光耦隔离替代与无线输电：用于跨越高压隔离栅的能量传输，可能简化电源堆栈。
- AI驱动数字电源管理：通过强化学习实时优化开关时序和相位增减，实现全工况动态效率寻优，实验室已达0.5%的额外效率增益。 这些技术虽尚处早期，但在未来3–5年有望在顶尖AI芯片中率先落地，届时“电源效率”概念将升华至“能量优化系统”。
15. 结论与战略建议
电源效率已跃升为AI基础设施竞争的战略制高点。从财务、热物理、芯片可靠性等多个维度审视，将端到端效率从80%区间推升至90%区间，是每一座下一代数据中心必须达成的基线。我们建议产业决策者立即采取以下行动：
- 全面迁移至48 V母线：新部署AI集群直接采用48 V或更高电压机架架构，避免遗留12 V技术负债。
- 大规模引入GaN器件：在板级VRM中优先导入GaN功率级，利用高频化缩减磁性元件体积，配合VPD实现负载点面积减半。
- 实施系统级协同设计：打破各层级孤岛，将芯片PDN、电源拓扑、液冷系统进行联合仿真，全局寻优。
- 参与OCP与标准化：与社区共建高效率模组接口，减少定制化壁垒，加快创新周期。
中长期内，随着Chiplet和3D堆叠芯片普及，内嵌式集成电压调节和光子封装供电将逐步从实验室走向量产，届时电源效率或将不再是一个独立学科，而成为芯片架构的内在基因。对于投资者和执行层而言，今天对功耗效率每一分的投入，都是未来AI算力军备竞赛中的决定性筹码。