電源效率
1. 摘要與核心判斷
電源效率本質上衡量的是從市電交流電網到GPU/ASIC晶片核心電晶體之間的電能傳輸與變換過程中，最終被有效用於邏輯運算的能量比例，其餘部分全部以焦耳熱的形式耗散。在生成式AI和大型模型訓練負載的驅動下，單機櫃功耗已從傳統10 kW急劇攀升至40–100 kW，電能傳輸鏈路上任何百分點的效率折損都將轉化為兆瓦級的熱量，直接推高資料中心總擁有成本（TCO）和電能使用效率（PUE）。當前主流供電架構在“AC 10 kV → 400 V AC → UPS → 48 V DC → 12 V 中間母線 → 0.8 V 核心”的5–6級變換中，即便單級效率均高達94%，系統總效率也僅約73%，損耗熱密度超過25 W/cm²以上，嚴重挑戰晶片散熱極限。本報告通過系統拆解各級損耗機理，量化評估48 V架構遷移、氮化鎵（GaN）寬禁帶器件、多相交錯並聯VRM以及垂直供電（VPD）等關鍵槓桿對效率的改善幅度，並建置十年生命週期TCO模型，為技術選型與投資決策提供硬資料支撐。
2. 產業背景：AI算力引爆的電源密度革命
以GPT-4、Gemini等千億引數級模型為代表的訓練任務，推動著圖形處理器（GPU）和專用積體電路（ASIC）朝每瓦效能極致最佳化，但晶片總功耗不降反升。NVIDIA H100 SXM模組的持續熱功耗（TDP）已至700 W，而單節點8卡組成的DGX伺服器合計功耗近10 kW。由此，一箇中等規模的AI訓練叢集輕鬆突破兆瓦級，其電力需求與一座小型工業園相當。更嚴峻的是，晶片核心電壓已逼近0.7–0.8 V的物理底線，而電流卻飆升至單晶片數百安培、單板數千安培的級別，使得機櫃內銅箔走線、聯結器和磁芯元件的I^2R損耗呈平方律放大。此時，供電鏈路哪怕1%的效率差異，每年都會帶來數十萬度的電能浪費——若以0.75元/度的工業電價計算，10 MW IT負載在十年週期內每提升1%電源效率，可節省的電費直逼千萬元人民幣量級，尚未計入因熱量減少而節省的冷水機組與液冷系統投資。這迫使超大規模雲端服務商與OEM廠商將電源效率的權重提升至與計算效能並列的優先順序，並著手重構服役超過20年的傳統12 V機架供電架構。
3. 供電架構演進與鏈式損耗的數學結構
供電鏈路的系統總效率為各級變換效率的乘積，而非加權平均。一條典型的“中壓10 kV → 低壓400 V → UPS AC‑DC‑AC → 48 V DC 整流器 → 12 V 中間母線變換器 → 板級VRM至0.8 V”路徑共包含5級串聯變換。即便每一級都使用工業級高成本設計，使得單級效率達到94%，最終總效率僅為0.94^5 \approx 73.4\%，即輸入功率中超過四分之一在傳輸路徑上化為熱量。若為了追求低成本，將單級效率放鬆至90%，則總效率暴跌至59%。這種乘數效應迫使系統架構師從兩個維度同時行動：一是削減變換級數，二是將單級效率推向物理極限。
當前技術路徑明確：在機架前端採用高壓直流（HVDC, 240 V/336 V）替代傳統雙變換UPS，可直接免除AC‑DC‑AC的兩次變換，將前級效率從92％–94％一舉提升至98％以上；在機架內採用48 V母線替代12 V，使母線電流降低為原來的四分之一，大幅削弱I^2R分佈損耗，併為後續的板級非隔離變換提供更高的輸入電壓平台，從而拓展了拓撲選擇和佔空比最佳化的空間。數學模型表明，在100 kW機櫃內，若用48 V/12 V兩級架構替換單級12 V，銅排與聯結器上的焦耳熱可從數百瓦降至數十瓦，對機櫃整體熱管理的改善立竿見影。
4. 損耗機制深度剖析與量化建模
功率變換中的總損耗P_{text(loss)}可精細拆解為四類相互耦合的物理分量，其比例隨拓撲、開關頻率和負載水平劇烈變化：
- 導通損耗（
I^2R）：源於MOSFET的導通電阻R_{text(DS(on))}、電感線圈直流電阻（DCR）和PCB銅箔阻抗。在輸出電流為200 A的VRM中，僅5釐米長、3盎司銅厚的電源走線即可產生約3.2 W的焦耳熱（200^2 \times 0.08 \, text(m)\Omega = 3.2 \, text(W)）。導通損耗與負載電流平方嚴格正比，因此大電流場景下任何毫歐級的阻抗都必須被嚴苛控制。 - 開關損耗：每次MOSFET開啟和關斷時，漏源電壓
V_{text(DS)}和溝道電流I_D存在交疊區，產生瞬時能量耗散。對於硬開關Buck變換器，開關損耗可近似為 1/2 × V_in × I_out × (t_on + t_off) × f_sw，其中t_{text(on)}、t_{text(off)}為電壓電流交疊時間。若開關頻率從300 kHz提升至1 MHz，在Si MOSFET平台上開關損耗會急劇失控，佔比超過總損耗50%，因此高頻化必須依賴軟開關技術（ZVS/ZCS）或寬禁帶器件。 - 磁芯損耗：由高頻紋波電流在電感磁芯中引發的磁滯和渦流損耗構成，通常用Steinmetz方程
P_{text(core)} = k f^{\alpha} \Delta B^{\beta}描述。在兆赫茲頻段，傳統鐵氧體已逼近有效工作極限，低損耗的金屬粉芯或非晶磁材成為必然選擇，其選型直接決定VRM的滿載效率和體積。 - 控制與偏置功率：為控制器、驅動IC、隔離電源和感測電路供電的固定開銷。在滿載時佔比可忽略，但在AI推論這類頻繁進入輕載的場景中，靜態功耗可能使輕載效率（10％負載）從90％斷崖式降至70％以下，因此現代數字電源需要具備脈衝頻率調變（PFM）與突發模式（Burst Mode）等自適應策略。
5. 48 V供電架構：從可選到必然的產業遷移
自Google在2016年OCP峰會上公開推廣48 V機架架構以來，該方案已成為高效能運算的標準範式。其核心邏輯是以電壓提升換取電流降低，將機櫃內的I^2R分佈損耗成平方倍削減。在典型的12 V架構下，單個48 kW機櫃的母線電流高達4000 A，需使用數根並行的厚銅排，不僅昂貴還嚴重擠佔冷卻風道；切換至48 V後，電流驟降至1000 A，銅材用量減半，且允許更細的電纜和更高密度的聯結器。不僅如此，48 V輸入為板級非隔離變換器創造了更優的工作佔空比：從48 V直接降壓至0.8 V（變壓比60:1）對單級Buck而言過沖比過小，但實踐中通過“48 V→12 V或6 V”的中間母線變換器分割變壓比，可讓兩級變換器均執行在最優效率區間。
當前48 V生態系統已覆蓋從AC‑DC整流器（俗稱“銀盒子”）、機架內DC‑DC變換器到板級負載點（POL）的完整鏈條，Vicor、臺達、Flex等廠商均已推出高功率密度模組。其中，支援雙向48 V/12 V轉換的混合拓撲還被用於與電池備電系統的無縫整合，可在電網中斷時利用儲能直接供給48 V母線，大大簡化了不間斷電源設計。
6. 板級電壓調節模組（VRM）：多相交錯與瞬態效能
直接面對GPU、CPU核心的板級VRM必須具備三大極限能力：亞伏級精確輸出、數千安培電流響應速度、以及超低紋波以保證晶片時序。實現這一切的主流拓撲是多相交錯並聯Buck變換器。其原理是將N相結構完全相同的功率級並聯，每相開關依次錯相360°/N，使輸出電流紋波在整流結點部分抵消。總輸出紋波電流有效值約為 (V_in - V_out) / (L × f_sw × N)，在8相時理論紋波可降低近一個數量級，從而極大地節省輸出電容數量與板面空間。 當代AI加速卡供電方案已演進至8–16相甚至更多，單相承載25–35 A。先進的數字多相控制器通過差分電流感測、溫度檢測和線上校準實現0.5%級均流精度，確保各相熱應力均勻，避免熱點。同時，多相架構允許根據負載瞬態加速（Turbo模式）臨時增加相數，以滿足AI晶片在密集矩陣運算中數百納秒內跳變200 A以上的極端需求。為兼顧高頻化帶來的開關損耗，主流方案已大規模引入零電壓開關（ZVS）的改進型多相拓撲，或整合GaN功率級，將開關頻率推至2 MHz以上，使得每相電感體積縮小至0402封裝尺度，直接貼裝在基板之下。
7. 中間母線變換：電荷泵與LLC諧振的雙雄對決
在48 V到板級輸入的中間變換環節，傳統同步Buck漸被兩種高效拓撲取代：開關電容轉換器（電荷泵）和LLC諧振變換器。 電荷泵藉助電容的電荷搬運實現固定變壓比（2:1、4:1甚至6:1），去除了磁性元件，因此理論上可逼近99%的效率，並擁有超過5 kW/inch³的功率密度。其弱點在於不具備電壓調節能力，依賴於前級預穩壓，且電流波動較大，需要配合多層陶瓷電容（MLCC）。然而，在48 V轉12 V/6 V這類固定比例、不可調節的應用中，電荷泵幾乎成為非隔離方案的首選，並可直接嵌入處理器基板，將120 A級別的中間母線電流分散到數千平方毫米的基板上。 LLC諧振變換器則依靠諧振槽路實現初級開關管的零電壓開通和次級整流器的零電流關斷，在全負載範圍內均能維持極高效率，且能提供可調節的輸出電壓，適用於需要動態母線控制的場景。其缺點在於採用變壓器進行隔離，體積和高度難以激進壓縮，且環路頻寬受限於諧振頻率變化，對極快瞬態的響應不如電荷泵加Buck的混合架構。目前業界呈現明顯分流：超大規模GPU叢集的轉接卡傾向於電荷泵直轉，而通用伺服器主機板的中間母線變換則仍由LLC佔據主導。
8. 氮化鎵（GaN）與寬禁帶半導體的降損革命
矽基MOSFET經過數十年最佳化已逼近其材料特性的理論極限，而氮化鎵高電子遷移率電晶體（GaN HEMT）和碳化矽（SiC）MOSFET憑藉寬禁帶、高臨界場強和高電子飽和速度，正在顛覆損耗版圖。GaN器件近乎零反向恢復電荷（Q_{text(rr)}）和極低的柵極電荷（Q_g），使其在硬開關高頻應用中開關損耗較Si MOSFET降低50%–80%，從而允許VRM開關頻率從300–500 kHz躍升至2–5 MHz而不發生效率崩潰。這種高頻化直接壓縮了電感和電容的物理體積，使得板上電源面積減少30%–50%，對於拼裝多顆GPU的基板異常關鍵。
SiC器件則在1200 V等級展示優勢，適合前級PFC和高壓直流變換器，以極低的導通電阻提高AC‑DC整流效率至98%以上。在48 V中間母線層面，目前已出現採用GaN半橋實現的飛跨電容多電平變換器，利用更低的電壓應力進一步提升效率。產業鏈成熟度方面，英飛凌、納微半導體、Power Integrations等均已量產GaN功率IC，並將驅動器單片整合，顯著降低寄生電感，使高頻電源設計平民化。據實證資料，在48 V轉1 V的VRM中，以GaN替換Si後，滿載效率可由87%提升至91%，功率損耗銳減30%，對降低晶片結溫和提升長期可靠性意義非凡。
9. 垂直供電（VPD）與負載點電源的深度整合
為了極致壓縮“最後1英寸”的I^2R損耗，垂直供電（Vertical Power Delivery）將VRM直接從主機板下方或基板背面通過微型銅柱陣列向處理器核心供電，消除了傳統平面走線、聯結器和基板通孔上的數百微歐阻抗。VPD所縮短的供電路徑通常不足3毫米，可使傳導損耗下降60%以上，同時大幅降低電源分配網路（PDN）的寄生電感，從而允許移除若干體積極大的去耦電容，釋放寶貴的基板面積給計算單元。
VPD對電源模組提出極端要求：厚度需控制在0.8毫米以內，以適配基板間隙；必須採用晶片級封裝（CSP）和晶圓級磁性器件；且熱路徑必須與處理器散熱結構協同設計。當前先行者已將整合GaN的功率級、薄膜電感和電容嵌入柔性或剛性基板，形成有源嵌入（Active Embedding）電源模組。這種方案不僅將負載點效率推至92%以上，還使晶片兩側的電源供電密度翻倍，為未來Chiplet架構下每個裸片獨立動態調壓提供了物理前提。
10. 前端系統最佳化：HVDC、離線UPS與儲能耦合
跳出板級視野，整個資料中心電源鏈路的頭部效率同樣不可忽視。傳統雙變換式UPS（AC‑DC‑AC）由於兩次變換，系統效率長期侷限於94%左右，且需額外配置諧波濾波器。高壓直流（HVDC）供電架構直接將電網交流整流為240 V或336 V直流母線，供給機架級直流變換器，省去了逆變回交流的環節，系統效率躍升至97%–98%，並天然相容電池直接掛接。目前中國三大運營商已大規模部署336 V HVDC，有望向AI資料中心蔓延。 進一步，通過同機架級的鋰電備電（BBU）整合，可建置“市電整流+直流母線+分散式儲能”的極簡路徑：市電正常時整流器直供，電網瞬斷時BBU直接鉗位母線，徹底消除切換時間，並允許整流器執行在最高效率點而不需為電池充電預留裕量。這種離線式UPS架構能再擠出1%–2%的整體效率，已由Meta、微軟在OCP中大力推廣。
11. 損耗熱轉化為可利用的冷量：熱管理協同設計
每瓦特電力損耗最終都變成熱，而散熱系統本身也在耗電。因此，電源效率與熱管理必須從晶片到冷卻塔進行跨層協同最佳化。將VRM效率從85%提升至90%，不但減少了電力成本，更使必須被移走的熱量等比例降低，可相應縮小冷水機組、泵和冷卻塔的容量，其節省量在PUE鏈條上被二次放大。
先進設計將液冷冷板直接覆蓋在VRM MOSFET和電感上，利用40°C溫水帶走熱量，使器件結溫維持在85°C以下，從而減小R_{text(DS(on))}的正溫度係數惡化（通常每升高10°C，導通電阻增加約4%–7%），反過來進一步提高效率，形成“低溫→低阻→低損耗”的良性迴圈。此外，功率變換器的開關頻率選擇須避開冷板管路引發的振動頻率，熱機電多物理場模擬已成為電源系統設計的標配。
12. 總擁有成本（TCO）與投資回報分析
電源效率的每一分提升都可轉化為硬財務回報。以一個供電總容量為20 MW的AI資料中心（IT負載約16 MW）為模型，若通過採用48 V架構、GaN VRM和HVDC將端到端電源效率從85%提升至91%，則電網輸入功率從18.82 MW降至17.58 MW，減少損耗1.24 MW。按年執行8000小時、電價0.7元/度計算，年節省電費約694.4萬元，十年淨節省約6944萬元。若再計入因散熱容量降低而節省的冷水機組資本支出（約3000萬元）和建築面積節省，總財務收益輕鬆過億。 從投資端看，新增GaN器件和48 V基礎設施的初期成本分攤至每瓦IT負載約增加0.15–0.25元，遠低於其生命週期內節省的電費。此外，高效率架構可釋放更多電力配額，同等外電總量下可部署更多GPU，變相提高算力密度與營收天花板。敏銳的投資者已意識到，電源效率指標已成為衡量資料中心盈利能力的核心先行指標。
13. 產業鏈與競爭格局
電源效率革命催生了多層級活躍的供應商生態：
- 機架級電源（Rack-level）：臺達、維諦（Vertiv）、Flex等提供48 V整流器及電源機架，競爭焦點在於功率密度與熱備份均流。
- 中間母線及模組化電源：Vicor公司的正弦振幅變換器（SAC）與分比式電源架構（FPA）獨樹一幟，實現了98%的48 V轉12 V效率；臺達亦推出同類電荷泵模組。該環節受OCP標準化推動，價格加速下降。
- 板級VRM控制器與功率級：英飛凌、瑞薩（Intersil）、MPS等提供數字多相控制器；納微半導體、Power Integrations、GaN Systems等聚焦GaN功率級IC。國內廠商如傑華特、矽力傑在伺服器VRM領域市場份額逐年攀升。
- 磁性元件與基板：高頻磁材由TDK、村田、順絡等主導；PCB內嵌電感的IC基板則由Ibiden、AT&S等攜手晶片廠定製開發，門檻極高。
整體來看，電源效率正從分立器件競爭轉向系統級綜合方案競爭，擁有垂直整合能力（晶片＋封裝＋磁件）的廠商將定義下一代效率天花板。
14. 能效標準與未來前瞻技術
全球能效法規持續加碼：歐盟Lot 9 Tier 2要求伺服器電源在20%–100%負載範圍內最低效率不低於94%，美國能源之星和80 PLUS鉑金/鈦金認證已成為市場準入基本線。OCP更是將48 V架構和Rack-level BBU納入強制推薦，進一步壓縮低效電源的生存空間。 展望未來，三項前沿技術有望重新定義電源效率邊界：
- 晶片級整合電壓調節器（IVR）：利用片上電感與深溝槽電容，在3D封裝內部實現>100 MHz開關的微型VRM，消除一切片外傳輸損耗，理論效率可達95%以上。
- 光耦隔離替代與無線輸電：用於跨越高壓隔離柵的能量傳輸，可能簡化電源堆疊。
- AI驅動數字電源管理：通過強化學習即時最佳化開關時序和相位增減，實現全工況動態效率尋優，實驗室已達0.5%的額外效率增益。 這些技術雖尚處早期，但在未來3–5年有望在頂尖AI晶片中率先落地，屆時“電源效率”概念將昇華至“能量最佳化系統”。
15. 結論與戰略建議
電源效率已躍升為AI基礎設施競爭的戰略制高點。從財務、熱物理、晶片可靠性等多個維度審視，將端到端效率從80%區間推升至90%區間，是每一座下一代資料中心必須達成的基線。我們建議產業決策者立即採取以下行動：
- 全面遷移至48 V母線：新部署AI叢集直接採用48 V或更高電壓機架架構，避免遺留12 V技術負債。
- 大規模引入GaN器件：在板級VRM中優先匯入GaN功率級，利用高頻化縮減磁性元件體積，配合VPD實現負載點面積減半。
- 實施系統級協同設計：打破各層級孤島，將晶片PDN、電源拓撲、液冷系統進行聯合模擬，全域性尋優。
- 參與OCP與標準化：與社群共建高效率模組介面，減少定製化壁壘，加快創新週期。
中長期內，隨著Chiplet和3D堆疊晶片普及，內嵌式整合電壓調節和光子封裝供電將逐步從實驗室走向量產，屆時電源效率或將不再是一個獨立學科，而成為晶片架構的內在基因。對於投資者和執行層而言，今天對功耗效率每一分的投入，都是未來AI算力軍備競賽中的決定性籌碼。