制程节点

3 秒看懂

制程节点是半导体制造用来标记一代工艺平台的“标称代号”，通常用纳米（nm）表示。更小的数字意味着晶体管更小、更密，理想状态下运行更快、更省电。但从 22nm FinFET 时代开始，节点数字已不再是真实的物理尺寸，而是一种封装了无数器件创新和设计协同的“摩尔定律”续航符号——必须结合 3D 晶体管、极紫外光刻（EUV）、背面供电和异构集成等系统工程，才能兑现密度翻倍和能效跃迁。

3 分钟产业解释

制程节点——常见的 7nm、5nm、3nm——本质是晶圆代工厂或 IDM 定义的一套完整的逻辑芯片制造技术平台。它的核心价值在于让每一代芯片可以在近似面积内塞进更多晶体管，从而推高每瓦性能，或降低同等算力的成本与功耗。

在 28nm 以前，平面晶体管尚能通过缩小多晶硅栅极长度和互连间距实现密度匀速提升，节点的数字与物理栅长尚有对应关系。转入 FinFET 时代（约 14nm/16nm 之后），三维鳍式沟道极大改善了栅控能力，但也使节点命名彻底脱离任何单一物理尺寸，变成由晶圆厂主导的营销与技术复合符号。由此，代工厂通过将鳍高（Fin Height）、接触栅间距（CGP）、金属间距（Mx Pitch）、标准单元架构以及 DTCO（设计-技术协同优化）打包迭代，使得同样是标称“5nm”，台积电、三星和英特尔在实际逻辑密度、SRAM 微缩和功耗曲线上可能出现显著差距。

推进一代制程意味着一整套光刻、刻蚀、沉积、量测设备的升级和数百亿美元量级的研发与建厂支出。EDA 工具、IP 库、封装技术必须同步适配。正因如此，全球能参与 7nm 及以下节点的厂商长期只有三家：台积电、三星、英特尔，而可商用量产的代工厂更少。制程节点也由此定义了从手机 SoC、PC CPU、数据中心 GPU 到 AI 训练加速器的性能天花板与竞争版图。

当前最关键的趋势是：晶体管架构由 FinFET 向全环绕栅极（GAA/Nanosheet）过渡，光刻由多层图形/ EUV 迈向 High‑NA EUV，互连由铜升级为钴/钌并引入背面供电。同时，2.5D/3D 先进封装与小芯片（Chiplet）理念将“节点红利”从单一芯片释放到整个系统，部分环节缓解了对绝对制程极限的依赖。因此，理解制程节点，不只是记住一个数字，而是要理解它背后的一整套器件、设备、EDA、IP 和制造能力体系。

技术原理

制程节点的进步由三大核心模块驱动：晶体管、互连与光刻图形化。

晶体管演进 平面 MOSFET 在沟道长度缩至约 22nm 以下时，源漏电场显著侵入沟道，导致短沟道效应（亚阈值摆幅变差、漏致势垒降低 DIBL 加重），漏电流激增。FinFET 的解决方案是将沟道竖直立起，形成鳍片（Fin），让栅极三面包围，增强了静电控制。进入 5nm 以后，FinFET 的微缩潜力见顶，三星率先在 3nm 节点、英特尔及台积电在 2nm 级节点转向全环绕栅极（GAA，或纳米片 Nanosheet），沟道被栅极从四面包围，极大提升了栅控效率，允许进一步降低工作电压并抑制漏电。接下来，业界正在探索互补 FET（CFET），将 nFET 和 pFET 上下堆叠，以期实现进一步的面积与性能优化。

互连 RC 挑战 晶体管自身速度越来越快，但连接它们的金属导线与介质的阻容延迟（RC delay）反而可能成为瓶颈。对策包括：用低介电常数（low‑k）介质减少寄生电容、引入钴或钌等替代部分铜以降低通孔电阻、增加空气间隙，以及从根本上改变供电方式——将电源网络移至芯片背面（背面供电，Backside Power Delivery），从而释放正面信号线空间，降低单元高度与互连拥挤。英特尔 PowerVia 和台积电 A16（规划中）均采用此类方案。

光刻图形化 光刻系统的最小可分辨半间距可近似为 R = k_1 \cdot \lambda / NA。λ 为光源波长，NA 为数值孔径，k_1 为过程因子。突破衍射极限的手段依次是：浸没式光刻（193 nm，NA≈1.35）、利用多重图形（SADP/SAQP）将图案分步刻录、以及极紫外光（EUV，λ≈13.5 nm）单次曝光。EUV 大幅减少了多重图形次数，但对光刻胶、掩模、光源功率提出极高要求。下一步 High‑NA EUV（NA=0.55）将把分辨率推向 8 nm 线宽，目前已由 ASML 发货，用于 2nm/1.4nm 节点研发。

标准单元逻辑密度估算 逻辑密度大致遵循：

text(逻辑密度) \propto frac(1){text(CGP) \times text(单元高度)}

CGP 是接触栅间距，单元高度由金属轨数和 M2 间距决定。代工厂在每代节点通过减小 CGP、缩减 Mx Pitch、引入单扩散中断（SDB）或自对准接触等紧化设计规则来实现密度翻倍。但 SRAM 位单元微缩速率已显著放缓，模拟与 I/O 电路缩小更难，使得系统级面积收益更具挑战。

关键参数

衡量制程节点技术水平，需要综合考察以下维度的实测数值，而非只看标签。

• 逻辑晶体管密度：通常以每平方毫米百万晶体管（MTr/mm²）表示，需注明是基于什么库（如高密度库、高性能库）。据 TechInsights 2022‑2023 年多款芯片拆解分析，台积电 N7 节点的高密度逻辑密度约 96 MTr/mm²，N5 约 173 MTr/mm²，N3 约 215 MTr/mm²。三星 5nm（5LPE）约 126 MTr/mm²。不同设计实现会浮动。
• SRAM 位单元面积：先进节点中 SRAM 缩放越来越困难。据 TechInsights 报告与行业估算，台积电 N7 SRAM 位单元约 0.027 µm²，N5 约 0.021 µm²，N3 公开资料未见确切第三方实测，但趋势是增速低于逻辑缩放。三星 3nm GAA 节点 SRAM 面积缩放亦未达理想幅度。
• CGP 与 Mx Pitch：接触栅间距（CGP）和金属间距反映互连微缩水平。台积电 N5 的 CGP 约 51 nm，M2 间距约 28 nm（估算，来源为公开业界分析）；N3 进一步缩小。数据口径来自 TSMC 技术研讨会公告及第三方预估。
• 性能与功耗曲线：通常通过环形振荡器频率和给定算力下功耗衡量。公开资料中，台积电 N3 相对 N5，在相同功耗下速度提升可达 10‑15%，或同速度下功耗下降 25‑30%（来源：台积电 2022 年技术论坛）。但实际产品表现受芯片设计、散热和封装约束影响。
• 缺陷密度与良率：D0（单位面积缺陷数）是晶圆厂内部指标，较少公开。据台积电 2023 年 Q3 法说会表述，N3 已进入良好生产阶段，良率与成熟节点同期相当。具体数值公开资料未见。
• 封装协同参数：混合键合凸块间距、背面供电通孔密度等，决定 Chiplet 和 3D IC 集成度。例如台积电 SoIC 混合键合间距可小至几微米。

这些参数中的具体数值因代工厂披露口径、第三方的拆解库选择而存在差异，引用时务必注明来源与年份，并理解其适用范围。

技术路线

各主要玩家在 7nm 以后的路线分野显著。依据各自官网技术路线图与公开会议资讯，粗略整理如下：

注：表格中数值为行业公开信息综合整理，具体工艺库差异可能导致密度与间距范围波动。量化比较需结合库选型和第三方芯片拆解结果。英特尔在 2021 年后将节点命名为 Intel 7、4、3、20A、18A，不再沿用 nm 数字对标。

上游

制程节点能力的跃迁高度依赖上游精密设备与核心材料。

• 光刻设备：ASML 是 EUV 光刻机独家供应商。据 ASML 2023 年年报，全年净销售收入 275.6 亿欧元，其中 EUV 系统收入占比约 40%（约 110 亿欧元），出货 EUV 系统 53 台。High‑NA EUV 有望在 2025‑2026 年进入量产。浸没式 DUV 光刻机仍占收入相当比例，用于成熟节点和先进节点的非关键层。
• 刻蚀与薄膜沉积：应用材料、泛林集团（Lam Research）、东京威力科创（TEL）主导。高深宽比刻蚀、原子层沉积（ALD）、选择性外延是 FinFET/GAA 的关键步骤。
• 计量检测：科磊（KLA）、应用材料等提供光学与电子束检测系统，用于在线工艺控制，随图形化复杂度上升需求倍增。
• 硅片及材料：12 英寸硅片主要由信越化学、SUMCO 等供应，先进节点要求更高平整度和缺陷率。光刻胶方面，JSR、信越化学、东京应化等供应 EUV 专用光刻胶，市场规模尚小但单价极高。CMP 抛光液、高纯靶材（如钴、钌）、前驱体等主要由巴斯夫、Entegris、林德等供应。
• EDA 与 IP 核：新思科技（Synopsys）、楷登电子（Cadence）、西门子 EDA 提供针对先进节点的设计工具、寄生提取和 DTCO 优化。Arm、Imagination 等提供标准单元库和处理器 IP，是构建 PDK 生态的基石。

上述环节中，每一代节点所需设备与材料资本强度持续攀升，据 SEMI 等行业机构估计（口径：300mm 建厂成本），一座 5nm 级月产能 3 万片的逻辑厂投资可能超过 150 亿美元。EUV 光刻机单台价格约 1.5‑2 亿美元（ASML 2023 年均价估算），High‑NA 型号已升至 3.5 亿美元以上，直接推高了下游代工单晶圆成本。

下游

制程节点最终体现为各类高性能芯片，其下游包括：

• 无晶圆厂芯片设计公司（Fabless）：苹果（A/M 系列 SoC，据苹果发布会，A17 Pro 采用台积电 N3）、高通（骁龙 8 系列，据公开报道采用台积电 N4/N3E）、英伟达（据公司产品信息，H100 用台积电 4N 即 5nm 家族，B200 采用更先进封装与制程）、AMD（据 AMD 产品信息，Ryzen 7000 采用台积电 5nm）、联发科（天玑旗舰用 4nm 等）、英特尔部分产品也委外代工（据英特尔说明，Arrow Lake 计算芯片用台积电 3nm）。
• 系统厂商与终端：数据中心运营商（云厂商如 AWS、谷歌、微软）对 AI 加速器需求剧增，推动 5nm/3nm 及 CoWoS 先进封装产能趋紧。智能手机为最先采用旗舰节点的驱动力之一，每年旗舰机芯片均追逐最尖端制程。汽车领域正在加速切入 16nm/7nm 等先进节点用于 ADAS 和座舱芯片，但最高节点仍集中在消费和 HPC。
• 军工与航天：部分高性能 FPGA、定制芯片也依赖先进制程，但量小、定制化程度高，地缘政治限制强烈。

从终端需求看，据市场分析机构 Counterpoint Research 2023 年数据，智能手机与高性能计算（HPC）合计贡献先进制程（7nm 以下）代工营收的绝大部分。AI 大模型训练推理的爆发进一步拉紧了先进制程与先进封装的供需缺口。代工产能分配高度集中，大型设计厂商往往提前两三年锁定产能协议，并支付数十亿美元预付款（据台积电年报，2023 年客户预付款项规模巨大，但具体明细未披露）。

受益公司

以下列出制程节点演进中深度参与并可能获取业务增长的公司类别，仅作产业映射，不构成任何投资建议。严禁据此进行买卖决策。

• 晶圆代工龙头：台积电（受益于先进制程绝对份额和议价力）、三星电子（存储与逻辑结合、率先量产 GAA）、英特尔（IDM 2.0 战略开放代工，争取先进订单）。据 TrendForce 2023 年第四季全球晶圆代工营收统计，台积电市占率约 59%，先进节点几乎为独家主要供应商。
• 设备巨头：ASML（EUV 及 High‑NA 独占）、应用材料、泛林集团、东京威力科创、科磊等，每一代技术升级拉动新设备采购周期。
• 关键材料：信越化学、SUMCO（硅片）、JSR、东京应化（光刻胶）、Entegris（流体与材料输送）、林德/液空（电子特气）等，先进节点对材料纯度要求跳升，材料供应链本土化也是各国法案重点。
• EDA 和 IP 厂商：新思科技、Cadence 收益于 DTCO 工具壁垒和先进节点设计复杂度提升；Arm 等 IP 厂商享受由先进节点拉动的新一代处理器授权需求。
• 封装与基板：台积电、日月光、安靠、英特尔等先进封装产能扩张，以及混合键合设备商（如 Besi）也从 Chiplet 与 3D IC 趋势中受益。
• 龙头芯片设计：英伟达、AMD、苹果、高通等凭借最先使用先进节点实现性能代差，但该逻辑属于产品竞争力范畴，不构成投资映射推荐。

市场规模

据 TrendForce 2024 年 3 月发布报告，2023 年全球晶圆代工市场营收约 1,115 亿美元（口径：纯代工加 IDM 代工收入），受到行业去库存影响同比有所下降。台积电全年市占率约 59%，该数据来源于 TrendForce 季度统计。三星代工市占率约 12‑13%，联电、格芯、中芯国际各占 6‑7%。

先进制程（通常指 7nm 及以下）的营收规模，虽无统一统计口径，但从台积电财报可窥一斑。据台积电 2023 年年报，3nm（N3）第四季营收占比达 15%，全年占比约 6%；5nm 占 33%，7nm 占 19%。合计 7nm 及以下先进制程贡献其全年晶圆收入的 58%（约 392 亿美元）。三星的先进制程收入由于包含自家芯片和代工，公开资料未见精确拆分，但据 Counterpoint Research 估算，2023 年三星 7nm 及以下代工收入规模约在数十亿美元，受制于良率及客户基础，与台积电差距较大。英特尔先进节点代工收入尚未成规模，其先进制程主要服务于自家产品。

从成长性来看，AI 服务器芯片、旗舰手机处理器、高端 FPGA/网络处理器的需求驱动先进节点营收占比持续扩大。据台积电 2024 年 Q1 法说会，其对未来几年先进制程 CAGR（复合年均增长率）仍给出积极展望，但未提供具体量化指标。先进封装（如 CoWoS）产能严重供不应求，据公开报道，台积电 2024 年计划将 CoWoS 产能倍增，但仍显著不足，这从侧面印证 AI 需求对先进制程的强大吸力。

成熟节点（28nm 及以上）市场规模更大且分散，用于汽车、工控、物联网等，也是拓产重点。据 SEMI 预计（2023 年），2024‑2027 年全球将有超过 100 座新晶圆厂投产，其中成熟制程占据相当比例，但先进节点也因各国补贴而多点建设，如台积电日本熊本厂（28/22nm）、美国亚利桑那厂（5nm/4nm）等，这将对区域产能分布和成本结构产生深远影响。

玩家对比

对比台积电、三星、英特尔三大玩家截至 2024 上半年的制程节点布局（依据公司官网技术论坛、新闻稿和法说会披露）：

台积电 (TSMC) 量产最先进节点：N3（FinFlex 家族）于 2022 年底量产，2023 年贡献营收。下一代 N2 节点采用纳米片 GAA 架构，计划 2025 年下半年量产；N2P 随后。背面供电方案在 A16 节点（2026 年目标）引入。台积电凭借庞大客户群、成熟的生态系统和巨额资本支出保持领先，主要客户包括苹果、英伟达、AMD、高通、博通等。台积电在 2nm 将保持 GAA 架构，并表示将不再使用 EUV 多重图形，而直接用 High‑NA EUV 在部分层。

三星电子 (Samsung) 在 3nm 节点率先转向 GAA（多桥通道 FET MBCFET），2022 年 6 月宣布量产 3GAE，2023 年宣称 3GAP 第 2 代 GAA 量产。但由于良率透明度和客户认证过程，外界普遍认为其 3nm 代工客户群较窄，主要为矿机与某些小客户，高通和三星 LSI 旗舰芯片一度犹豫采用。三星将 2nm 定为 GAA 持续，计划 2025 年量产。三星还具备存储和逻辑一体化优势，可提供 HBM 与逻辑的全套方案。

英特尔 (Intel) 重拾先进制程路线图，Intel 7 和 Intel 4 分别对标约 7nm/4nm 水平，Intel 3 于 2024 年量产，主要用于服务器领域。关键转折在 Intel 20A（2024）和 18A（2024‑2025），引入 RibbonFET（GAA）和背面供电 PowerVia。英特尔 IDM 2.0 战略下开放代工，已宣布与 Arm 合作，并在 18A 节点获部分客户承诺（包括可能的微软等云厂商，据公开信息）。英特尔的背面供电方案被视为率先量产，可能提供性能优势。

其他代工厂：格芯、联电、中芯国际等已公开停止 7nm 以下追逐，聚焦 12nm 以上及特色工艺，作为成熟节点的主要供给方。

风险

技术路线风险 转向 GAA 和 High‑NA EUV 涉及全新架构和光刻基础设施，开发进度、缺陷密度爬坡、成本控制都可能不及预期。任何一家厂商若在 2nm 级量产延迟或良率崩塌，将导致其客户大规模转单，竞争地位颠覆。

资本开支黑洞 据 IC Knowledge 等分析机构估算，一座 2nm 级别月产 3 万片晶圆的工厂全生命周期成本或突破 300 亿美元，单晶圆成本大幅跃升。如果先进节点需求增长未达到假设水平，天量投资将难以回收，可能导致折旧压力压垮代工厂利润。三星和英特尔在追赶中面临严峻的回报率考验。

地缘政治集中度 全球 7nm 以下产能几乎完全集中在台湾地区台积电和韩国三星。地缘冲突、贸易限制将直接切断芯片供给。美国芯片法案、欧洲芯片法案推动本土建厂，但技术转移速度慢、人才不足，短期难以改变集中格局。此外，美国对华先进半导体设备出口管制不断加码，削弱了中国本土先进制程爬升可能，同时也影响全球设备市场的地域分布。

需求结构性波动 AI 需求爆发短期拉动先进节点，但若大模型资本支出收缩或技术路径不再依赖极致微缩，高端产能可能面临过剩。同时，成熟节点因过度建厂而出现价格竞争，部分代工厂面临利用率下滑，最终影响整个产业链景气度。

良率与设计成本突破 先进节点设计费用已升至数亿美元量级（据 IBS 2023 年估算，5nm 芯片设计成本约 5 亿美元以上，3nm 更高），导致只有少数销售量极大的产品才能经济使用。这使得客户群高度集中，一颗芯片的成败可能影响代工厂产能利用率。此外，封装复杂度的提升亦带来新的良率整合风险。

误读纠偏

误读一：节点数字越小芯片一定越先进 7nm 对标不同的代工厂可能是完全不同的物理图谱。台积电的 7nm、三星的 7LPP、英特尔的 Intel 4（曾称 7nm）在密度、功率特性上差异明显。而且某些旧节点经过加强版（如 12nm 对 16nm 的改进）在成本、漏电控制上反而更适合特定应用。判断一代工艺水平必须看标准单元逻辑密度、SRAM 大小、功率-频率曲线等，而非单纯数字。

误读二：先进节点成本一定低于老节点 虽然每一代节点单位晶体管的成本历史上曾下降，但从 28nm 跳至 20nm/16nm 开始，单位晶体管成本下降趋缓甚至反转。据 IBS 与 IC Knowledge 数据（来源：2022 年公开报告），从 7nm 到 5nm 单位晶体管成本可能上升，5nm 到 3nm 更是如此。因此芯片设计者如今常采用 Chiplet 混搭，将 I/O 等模块放在便宜的老节点，仅核心计算部分用最新节点，以平衡面积与成本。

误读三：先进节点能自动带来更低整机功耗 制程进步降低单晶体管的开关能量，但若芯片规模膨胀增加三倍晶体管，总功耗可能不降反升。而且静态漏电在极先进节点难以完全遏制，必须配合架构设计、电源门控、动态调频甚至背面供电协同降耗。此外，先进节点的更细互连线会带来更高的电阻，可能增加动态功耗，这也是驱动材料创新的原因。

误读四：Foundry 宣布量产即代表大规模可用 “风险试产”、“早期量产”和“大批量生产”之间存在数季度到一年的差距。尤其 GAA 初期良率爬坡漫长。三星 3GAE 宣称量产一年多，但第三方拆解显示商用芯片稀少，反映良率和性能尚不满足客户大规模流片需求。因此要结合客户实际产品出货和第三方分析来判断节点成熟度。

最新事件

（本节信息截至 2024 年 6 月，均源自公司官方公告及权威媒体报道。）

• 台积电 A16 节点公布：2024 年 4 月北美技术研讨会上，台积电宣布 A16 制程（1.6nm 级），首次引入背面供电（Super PowerRail），并组合纳米片晶体管。该节点于 2026 年面向生产，主要针对高性能计算和 AI 应用。（来源：台积电 2024 技术论坛新闻）
• 英特尔 18A 平台进度：英特尔在 2024 年初表示，18A（1.8nm 级）节点预计 2024 年下半年完成设计套件，2025 年量产，将使用 RibbonFET 与 PowerVia。已获得多家意向客户。据多家媒体 2024 年 5 月报道，微软已签约采用 Intel 18A 生产芯片，具体细节尚未披露。（来源：英特尔新闻室）
• 三星 3nm GAA 良率改善：2024 年上半年有韩国媒体援引消息人士称，三星 3GAP 良率已提升至 60‑70%，正争取高通、英伟达等客户订单。但三星和当事客户均未确认良率数值。（来源：公开新闻报道）
• ASML High-NA EUV 首台发货：2023 年底 ASML 向英特尔交付业界首台 High-NA EUV 光刻机（Twinscan EXE:5200），台积电、三星亦已预定。High-NA 将支持 2nm 及以下节点的关键层图形化，单价超过 3.5 亿美元。ASML 在 2024 年 Q1 财报中报告后续订单稳健。（来源：ASML 2023‑2024 年公告）
• 先进封装产能持续短缺：台积电 CoWoS 产能至 2024 年底预计较 2023 年翻倍，但仍严重落后于 AI 芯片需求，英伟达、AMD 等均受供给瓶颈困扰。三星、英特尔也大力扩建 2.5D/3D 封装产线。封装逐渐成为制程红利的第二大战场。（来源：台积电法说会、相关公司新闻）

跟踪指标

想要实时追踪制程节点的竞争格局与产业链景气度，可关注以下高频指标：

• 代工厂月度营收与季度法说指引：台积电每月公布营收，并给出下一季美元营收区间、毛利率、资本支出。全年资本支出数字（台积电 2023 年约 304.5 亿美元，来源年报）反映先进节点投资力度。要留意先进节点营收占比变化和节点转移窗口。
• EUV 与 High-NA 出货量：ASML 每季订单量及 EUV 系统营收，是未来 1‑2 年先进产能扩张的领先信号。此外，ASML 未交付的 EUV 订单积压额对景气判断有参考价值。
• 晶圆代工产能利用率：成熟和先进节点的利用率趋势，TrendForce、集邦咨询经常发布季度利用率预测，可反映需求松紧。
• 芯片设计厂商流片节奏：苹果每年 iPhone 发布会，以及英伟达、AMD 发布新一代 GPU/CPU 时，通常会透露所用制程节点，验证代工厂技术落地节奏。
• 第三方芯片拆解和密度分析：TechInsights、IC Knowledge、AnandTech 不定期发布对最新芯片的晶体管密度、SRAM 尺寸和结点剖面图，是节点实际水准的重要校验。
• 地缘政治动态：美国 BIS、荷兰对华光刻机出口管制条款变动，直接决定中国本土先进制程可达极限和设备供应格局。
• IEMD、VLSI 等顶级会议：每年底至次年初的 IEDM 会议和春季 VLSI 研讨会，晶圆厂通常会发表节点细节论文，包括 CGP、MxPitch、SRAM 尺寸、可靠性数据等，是获取第一手技术指标的窗口。

信源

本文涉及的技术架构与行业分析主要参考以下公开信源（均为中英可信媒体及