製程節點

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製程節點是半導體制造用來標記一代工藝平台的“標稱代號”，通常用奈米（nm）表示。更小的數字意味著電晶體更小、更密，理想狀態下執行更快、更省電。但從 22nm FinFET 時代開始，節點數字已不再是真實的物理尺寸，而是一種封裝了無數器件創新和設計協同的“摩爾定律”續航符號——必須結合 3D 電晶體、極紫外光刻（EUV）、背面供電和異構整合等系統工程，才能兌現密度翻倍和能效躍遷。

3 分鐘產業解釋

製程節點——常見的 7nm、5nm、3nm——本質是晶圓代工廠或 IDM 定義的一套完整的邏輯晶片製造技術平台。它的核心價值在於讓每一代晶片可以在近似面積內塞進更多電晶體，從而推高每瓦效能，或降低同等算力的成本與功耗。

在 28nm 以前，平面電晶體尚能通過縮小多晶矽柵極長度和互連間距實現密度勻速提升，節點的數字與物理柵長尚有對應關係。轉入 FinFET 時代（約 14nm/16nm 之後），三維鰭式溝道極大改善了柵控能力，但也使節點命名徹底脫離任何單一物理尺寸，變成由晶圓廠主導的營銷與技術複合符號。由此，代工廠通過將鰭高（Fin Height）、接觸柵間距（CGP）、金屬間距（Mx Pitch）、標準單元架構以及 DTCO（設計-技術協同最佳化）打包迭代，使得同樣是標稱“5nm”，台積電、三星和英特爾在實際邏輯密度、SRAM 微縮和功耗曲線上可能出現顯著差距。

推進一代製程意味著一整套光刻、刻蝕、沉積、量測裝置的升級和數百億美元量級的研發與建廠支出。EDA 工具、IP 庫、封裝技術必須同步適配。正因如此，全球能參與 7nm 及以下節點的廠商長期只有三家：台積電、三星、英特爾，而可商用量產的代工廠更少。製程節點也由此定義了從手機 SoC、PC CPU、資料中心 GPU 到 AI 訓練加速器的效能天花板與競爭版圖。

當前最關鍵的趨勢是：電晶體架構由 FinFET 向全環繞柵極（GAA/Nanosheet）過渡，光刻由多層圖形/ EUV 邁向 High‑NA EUV，互連由銅升級為鈷/釕並引入背面供電。同時，2.5D/3D 先進封裝與小晶片（Chiplet）理念將“節點紅利”從單一晶片釋放到整個系統，部分環節緩解了對絕對製程極限的依賴。因此，理解制程節點，不只是記住一個數字，而是要理解它背後的一整套器件、裝置、EDA、IP 和製造能力體系。

技術原理

製程節點的進步由三大核心模組驅動：電晶體、互連與光刻圖形化。

電晶體演進 平面 MOSFET 在溝道長度縮至約 22nm 以下時，源漏電場顯著侵入溝道，導致短溝道效應（亞閾值擺幅變差、漏致勢壘降低 DIBL 加重），漏電流激增。FinFET 的解決方案是將溝道豎直立起，形成鰭片（Fin），讓柵極三面包圍，增強了靜電控制。進入 5nm 以後，FinFET 的微縮潛力見頂，三星率先在 3nm 節點、英特爾及台積電在 2nm 級節點轉向全環繞柵極（GAA，或奈米片 Nanosheet），溝道被柵極從四面包圍，極大提升了柵控效率，允許進一步降低工作電壓並抑制漏電。接下來，業界正在探索互補 FET（CFET），將 nFET 和 pFET 上下堆疊，以期實現進一步的面積與效能最佳化。

互連 RC 挑戰 電晶體自身速度越來越快，但連線它們的金屬導線與介質的阻容延遲（RC delay）反而可能成為瓶頸。對策包括：用低介電常數（low‑k）介質減少寄生電容、引入鈷或釕等替代部分銅以降低通孔電阻、增加空氣間隙，以及從根本上改變供電方式——將電源網路移至晶片背面（背面供電，Backside Power Delivery），從而釋放正面訊號線空間，降低單元高度與互連擁擠。英特爾 PowerVia 和台積電 A16（規劃中）均採用此類方案。

光刻圖形化 光刻系統的最小可分辨半間距可近似為 R = k_1 \cdot \lambda / NA。λ 為光源波長，NA 為數值孔徑，k_1 為過程因子。突破衍射極限的手段依次是：浸沒式光刻（193 nm，NA≈1.35）、利用多重圖形（SADP/SAQP）將圖案分步燒錄、以及極紫外光（EUV，λ≈13.5 nm）單次曝光。EUV 大幅減少了多重圖形次數，但對光刻膠、掩模、光源功率提出極高要求。下一步 High‑NA EUV（NA=0.55）將把解析度推向 8 nm 線寬，目前已由 ASML 發貨，用於 2nm/1.4nm 節點研發。

標準單元邏輯密度估算 邏輯密度大致遵循：

text(邏輯密度) \propto frac(1)&#123;text(CGP) \times text(單元高度)}

CGP 是接觸柵間距，單元高度由金屬軌數和 M2 間距決定。代工廠在每代節點通過減小 CGP、縮減 Mx Pitch、引入單擴散中斷（SDB）或自對準接觸等緊化設計規則來實現密度翻倍。但 SRAM 位單元微縮速率已顯著放緩，模擬與 I/O 電路縮小更難，使得系統級面積收益更具挑戰。

關鍵引數

衡量制程節點技術水平，需要綜合考察以下維度的實測數值，而非只看標籤。

邏輯電晶體密度：通常以每平方毫米百萬電晶體（MTr/mm²）表示，需註明是基於什麼庫（如高密度庫、高效能庫）。據 TechInsights 2022‑2023 年多款晶片拆解分析，台積電 N7 節點的高密度邏輯密度約 96 MTr/mm²，N5 約 173 MTr/mm²，N3 約 215 MTr/mm²。三星 5nm（5LPE）約 126 MTr/mm²。不同設計實現會浮動。
SRAM 位單元面積：先進節點中 SRAM 縮放越來越困難。據 TechInsights 報告與行業估算，台積電 N7 SRAM 位單元約 0.027 µm²，N5 約 0.021 µm²，N3 公開資料未見確切第三方實測，但趨勢是增速低於邏輯縮放。三星 3nm GAA 節點 SRAM 面積縮放亦未達理想幅度。
CGP 與 Mx Pitch：接觸柵間距（CGP）和金屬間距反映互連微縮水平。台積電 N5 的 CGP 約 51 nm，M2 間距約 28 nm（估算，來源為公開業界分析）；N3 進一步縮小。資料口徑來自 TSMC 技術研討會公告及第三方預估。
效能與功耗曲線：通常通過環形振盪器頻率和給定算力下功耗衡量。公開資料中，台積電 N3 相對 N5，在相同功耗下速度提升可達 10‑15%，或同速度下功耗下降 25‑30%（來源：台積電 2022 年技術論壇）。但實際產品表現受晶片設計、散熱和封裝約束影響。
缺陷密度與良率：D0（單位面積缺陷數）是晶圓廠內部指標，較少公開。據台積電 2023 年 Q3 法說會表述，N3 已進入良好生產階段，良率與成熟節點同期相當。具體數值公開資料未見。
封裝協同引數：混合鍵合凸塊間距、背面供電通孔密度等，決定 Chiplet 和 3D IC 整合度。例如台積電 SoIC 混合鍵合間距可小至幾微米。

這些引數中的具體數值因代工廠揭露口徑、第三方的拆解庫選擇而存在差異，引用時務必註明來源與年份，並理解其適用範圍。

技術路線

各主要玩家在 7nm 以後的路線分野顯著。依據各自官網技術路線圖與公開會議資訊，粗略整理如下：

對比維度	28nm 平面	14nm/16nm FinFET	7nm FinFET	5nm FinFET	3nm 級節點	2nm 級 / 更先進
電晶體結構	平面	FinFET	FinFET	FinFET	台積電FinFlex,三星GAA	台積電N2 GAA, Intel 18A RibbonFET GAA
最小金屬間距（估算）	~90nm	~64nm	~40nm	~28‑32nm	~20‑24nm	持續微縮至 16‑18nm
光刻核心	193i 單次	193i 雙重圖形	193i 多重圖形 + 初期 EUV	EUV 為主	EUV + 多重圖形	High‑NA EUV 引入
邏輯密度（歸一化）	1×	~2×	~3.5×	~6‑8×	~10‑12×	仍提升
背面供電	否	否	否	否	部分計劃引入	台積電A16, 英特爾PowerVia
引入年份（領導者）	2011 台積電	2014‑2015	2018‑2019	2020	2022台積電/三星	2025台積電N2, 2024 Intel 20A

注：表格中數值為行業公開資訊綜合整理，具體工藝庫差異可能導致密度與間距範圍波動。量化比較需結合庫選型和第三方晶片拆解結果。英特爾在 2021 年後將節點命名為 Intel 7、4、3、20A、18A，不再沿用 nm 數字對標。

上游

製程節點能力的躍遷高度依賴上游精密裝置與核心材料。

光刻裝置：ASML 是 EUV 光刻機獨家供應商。據 ASML 2023 年年報，全年淨銷售營收 275.6 億歐元，其中 EUV 系統營收佔比約 40%（約 110 億歐元），出貨 EUV 系統 53 臺。High‑NA EUV 有望在 2025‑2026 年進入量產。浸沒式 DUV 光刻機仍佔營收相當比例，用於成熟節點和先進節點的非關鍵層。
刻蝕與薄膜沉積：應用材料、科林研發集團（Lam Research）、東京威力科創（TEL）主導。高深寬比刻蝕、原子層沉積（ALD）、選擇性外延是 FinFET/GAA 的關鍵步驟。
計量檢測：科磊（KLA）、應用材料等提供光學與電子束檢測系統，用於線上工藝控制，隨圖形化複雜度上升需求倍增。
矽片及材料：12 英寸矽片主要由信越化學、SUMCO 等供應，先進節點要求更高平整度和缺陷率。光刻膠方面，JSR、信越化學、東京應化等供應 EUV 專用光刻膠，市場規模尚小但單價極高。CMP 拋光液、高純靶材（如鈷、釕）、前驅體等主要由巴斯夫、Entegris、林德等供應。
EDA 與 IP 核：新思科技（Synopsys）、益華電腦（Cadence）、西門子 EDA 提供針對先進節點的設計工具、寄生提取和 DTCO 最佳化。Arm、Imagination 等提供標準單元庫和處理器 IP，是建置 PDK 生態的基石。

上述環節中，每一代節點所需裝置與材料資本強度持續攀升，據 SEMI 等行業機構估計（口徑：300mm 建廠成本），一座 5nm 級月產能 3 萬片的邏輯廠投資可能超過 150 億美元。EUV 光刻機單臺價格約 1.5‑2 億美元（ASML 2023 年均價估算），High‑NA 型號已升至 3.5 億美元以上，直接推高了下游代工單晶圓成本。

下游

製程節點最終體現為各類高效能晶片，其下游包括：

無晶圓廠晶片設計公司（Fabless）：Apple（A/M 系列 SoC，據Apple釋出會，A17 Pro 採用台積電 N3）、高通（驍龍 8 系列，據公開報道採用台積電 N4/N3E）、輝達（據公司產品資訊，H100 用台積電 4N 即 5nm 家族，B200 採用更先進封裝與製程）、AMD（據 AMD 產品資訊，Ryzen 7000 採用台積電 5nm）、聯發科（天璣旗艦用 4nm 等）、英特爾部分產品也委外代工（據英特爾說明，Arrow Lake 計算晶片用台積電 3nm）。
系統廠商與終端：資料中心運營商（雲端廠商如 AWS、Google、微軟）對 AI 加速器需求劇增，推動 5nm/3nm 及 CoWoS 先進封裝產能趨緊。智慧手機為最先採用旗艦節點的驅動力之一，每年旗艦機晶片均追逐最尖端製程。汽車領域正在加速切入 16nm/7nm 等先進節點用於 ADAS 和座艙晶片，但最高節點仍集中在消費和 HPC。
軍工與航天：部分高效能 FPGA、定製晶片也依賴先進製程，但量小、定製化程度高，地緣政治限制強烈。

從終端需求看，據市場分析機構 Counterpoint Research 2023 年資料，智慧手機與高效能運算（HPC）合計貢獻先進製程（7nm 以下）代工營收的絕大部分。AI 大型模型訓練推論的爆發進一步拉緊了先進製程與先進封裝的供需缺口。代工產能分配高度集中，大型設計廠商往往提前兩三年鎖定產能協議，並支付數十億美元預付款（據台積電年報，2023 年客戶預付款項規模巨大，但具體明細未揭露）。

受益公司

以下列出製程節點演進中深度參與並可能獲取業務增長的公司類別，僅作產業對映，不構成任何投資建議。嚴禁據此進行買賣決策。

晶圓代工龍頭：台積電（受益於先進製程絕對份額和議價力）、三星電子（儲存與邏輯結合、率先量產 GAA）、英特爾（IDM 2.0 戰略開放代工，爭取先進訂單）。據 TrendForce 2023 年第四季全球晶圓代工營收統計，台積電市佔率約 59%，先進節點幾乎為獨家主要供應商。
裝置巨頭：ASML（EUV 及 High‑NA 獨佔）、應用材料、科林研發集團、東京威力科創、科磊等，每一代技術升級拉動新裝置採購週期。
關鍵材料：信越化學、SUMCO（矽片）、JSR、東京應化（光刻膠）、Entegris（流體與材料輸送）、林德/液空（電子特氣）等，先進節點對材料純度要求跳升，材料供應鏈本土化也是各國法案重點。
EDA 和 IP 廠商：新思科技、Cadence 收益於 DTCO 工具壁壘和先進節點設計複雜度提升；Arm 等 IP 廠商享受由先進節點拉動的新一代處理器授權需求。
封裝與基板：台積電、日月光、安靠、英特爾等先進封裝產能擴張，以及混合鍵合裝置商（如 Besi）也從 Chiplet 與 3D IC 趨勢中受益。
龍頭晶片設計：輝達、AMD、Apple、高通等憑藉最先使用先進節點實現效能代差，但該邏輯屬於產品競爭力範疇，不構成投資對映推薦。

市場規模

據 TrendForce 2024 年 3 月釋出報告，2023 年全球晶圓代工市場營收約 1,115 億美元（口徑：純代工加 IDM 代工營收），受到行業去庫存影響年增率有所下降。台積電全年市佔率約 59%，該資料來源於 TrendForce 季度統計。三星代工市佔率約 12‑13%，聯電、格芯、中芯國際各佔 6‑7%。

先進製程（通常指 7nm 及以下）的營收規模，雖無統一統計口徑，但從台積電財報可窺一斑。據台積電 2023 年年報，3nm（N3）第四季營收佔比達 15%，全年佔比約 6%；5nm 佔 33%，7nm 佔 19%。合計 7nm 及以下先進製程貢獻其全年晶圓營收的 58%（約 392 億美元）。三星的先進製程營收由於包含自家晶片和代工，公開資料未見精確拆分，但據 Counterpoint Research 估算，2023 年三星 7nm 及以下代工營收規模約在數十億美元，受制於良率及客戶基礎，與台積電差距較大。英特爾先進節點代工營收尚未成規模，其先進製程主要服務於自家產品。

從成長性來看，AI 伺服器晶片、旗艦手機處理器、高階 FPGA/網路處理器的需求驅動先進節點營收佔比持續擴大。據台積電 2024 年 Q1 法說會，其對未來幾年先進製程 CAGR（複合年均增長率）仍給出積極展望，但未提供具體量化指標。先進封裝（如 CoWoS）產能嚴重供不應求，據公開報道，台積電 2024 年計劃將 CoWoS 產能倍增，但仍顯著不足，這從側面印證 AI 需求對先進製程的強大吸力。

成熟節點（28nm 及以上）市場規模更大且分散，用於汽車、工控、物聯網等，也是拓產重點。據 SEMI 預計（2023 年），2024‑2027 年全球將有超過 100 座新晶圓廠投產，其中成熟製程佔據相當比例，但先進節點也因各國補貼而多點建設，如台積電日本熊本廠（28/22nm）、美國亞利桑那廠（5nm/4nm）等，這將對區域產能分佈和成本結構產生深遠影響。

玩家對比

對比台積電、三星、英特爾三大玩家截至 2024 上半年的製程節點版面配置（依據公司官網技術論壇、新聞稿和法說會揭露）：

台積電 (TSMC) 量產最先進節點：N3（FinFlex 家族）於 2022 年底量產，2023 年貢獻營收。下一代 N2 節點採用奈米片 GAA 架構，計劃 2025 年下半年量產；N2P 隨後。背面供電方案在 A16 節點（2026 年目標）引入。台積電憑藉龐大客戶群、成熟的生態系統和鉅額資本支出保持領先，主要客戶包括Apple、輝達、AMD、高通、博通等。台積電在 2nm 將保持 GAA 架構，並表示將不再使用 EUV 多重圖形，而直接用 High‑NA EUV 在部分層。

三星電子 (Samsung) 在 3nm 節點率先轉向 GAA（多橋通道 FET MBCFET），2022 年 6 月宣佈量產 3GAE，2023 年宣稱 3GAP 第 2 代 GAA 量產。但由於良率透明度和客戶認證過程，外界普遍認為其 3nm 代工客戶群較窄，主要為礦機與某些小客戶，高通和三星 LSI 旗艦晶片一度猶豫採用。三星將 2nm 定為 GAA 持續，計劃 2025 年量產。三星還具備儲存和邏輯一體化優勢，可提供 HBM 與邏輯的全套方案。

英特爾 (Intel) 重拾先進製程路線圖，Intel 7 和 Intel 4 分別對標約 7nm/4nm 水平，Intel 3 於 2024 年量產，主要用於伺服器領域。關鍵轉折在 Intel 20A（2024）和 18A（2024‑2025），引入 RibbonFET（GAA）和背面供電 PowerVia。英特爾 IDM 2.0 戰略下開放代工，已宣佈與 Arm 合作，並在 18A 節點獲部分客戶承諾（包括可能的微軟等雲端廠商，據公開資訊）。英特爾的背面供電方案被視為率先量產，可能提供效能優勢。

其他代工廠：格芯、聯電、中芯國際等已公開停止 7nm 以下追逐，聚焦 12nm 以上及特色工藝，作為成熟節點的主要供給方。

風險

技術路線風險 轉向 GAA 和 High‑NA EUV 涉及全新架構和光刻基礎設施，開發進度、缺陷密度爬坡、成本控制都可能不及預期。任何一家廠商若在 2nm 級量產延遲或良率崩塌，將導致其客戶大規模轉單，競爭地位顛覆。

資本支出黑洞 據 IC Knowledge 等分析機構估算，一座 2nm 級別月產 3 萬片晶圓的工廠全生命週期成本或突破 300 億美元，單晶圓成本大幅躍升。如果先進節點需求增長未達到假設水平，天量投資將難以回收，可能導致折舊壓力壓垮代工廠獲利。三星和英特爾在追趕中面臨嚴峻的回報率考驗。

地緣政治集中度 全球 7nm 以下產能幾乎完全集中在臺灣地區台積電和韓國三星。地緣衝突、貿易限制將直接切斷晶片供給。美國晶片法案、歐洲晶片法案推動本土建廠，但技術轉移速度慢、人才不足，短期難以改變集中格局。此外，美國對華先進半導體裝置出口管制不斷加碼，削弱了中國本土先進製程爬升可能，同時也影響全球裝置市場的地域分佈。

需求結構性波動 AI 需求爆發短期拉動先進節點，但若大型模型資本支出收縮或技術路徑不再依賴極致微縮，高階產能可能面臨過剩。同時，成熟節點因過度建廠而出現價格競爭，部分代工廠面臨利用率下滑，最終影響整個產業鏈景氣度。

良率與設計成本突破 先進節點設計費用已升至數億美元量級（據 IBS 2023 年估算，5nm 晶片設計成本約 5 億美元以上，3nm 更高），導致只有少數銷售量極大的產品才能經濟使用。這使得客戶群高度集中，一顆晶片的成敗可能影響代工廠產能利用率。此外，封裝複雜度的提升亦帶來新的良率整合風險。

誤讀糾偏

誤讀一：節點數字越小晶片一定越先進 7nm 對標不同的代工廠可能是完全不同的物理圖譜。台積電的 7nm、三星的 7LPP、英特爾的 Intel 4（曾稱 7nm）在密度、功率特性上差異明顯。而且某些舊節點經過加強版（如 12nm 對 16nm 的改進）在成本、漏電控制上反而更適合特定應用。判斷一代工藝水平必須看標準單元邏輯密度、SRAM 大小、功率-頻率曲線等，而非單純數字。

誤讀二：先進節點成本一定低於老節點 雖然每一代節點單位電晶體的成本歷史上曾下降，但從 28nm 跳至 20nm/16nm 開始，單位電晶體成本下降趨緩甚至反轉。據 IBS 與 IC Knowledge 資料（來源：2022 年公開報告），從 7nm 到 5nm 單位電晶體成本可能上升，5nm 到 3nm 更是如此。因此晶片設計者如今常採用 Chiplet 混搭，將 I/O 等模組放在便宜的老節點，僅核心計算部分用最新節點，以平衡面積與成本。

誤讀三：先進節點能自動帶來更低整機功耗 製程進步降低單電晶體的開關能量，但若晶片規模膨脹增加三倍電晶體，總功耗可能不降反升。而且靜態漏電在極先進節點難以完全遏制，必須配合架構設計、電源門控、動態調頻甚至背面供電協同降耗。此外，先進節點的更細互連線會帶來更高的電阻，可能增加動態功耗，這也是驅動材料創新的原因。

誤讀四：Foundry 宣佈量產即代表大規模可用 “風險試產”、“早期量產”和“大批次生產”之間存在數季度到一年的差距。尤其 GAA 初期良率爬坡漫長。三星 3GAE 宣稱量產一年多，但第三方拆解顯示商用晶片稀少，反映良率和效能尚不滿足客戶大規模流片需求。因此要結合客戶實際產品出貨和第三方分析來判斷節點成熟度。

追蹤指標

想要即時追蹤製程節點的競爭格局與產業鏈景氣度，可關注以下高頻指標：

代工廠月度營收與季度法說展望：台積電每月公佈營收，並給出下一季美元營收區間、毛利率、資本支出。全年資本支出數字（台積電 2023 年約 304.5 億美元，來源年報）反映先進節點投資力度。要留意先進節點營收佔比變化和節點轉移視窗。
EUV 與 High-NA 出貨量：ASML 每季訂單量及 EUV 系統營收，是未來 1‑2 年先進產能擴張的領先訊號。此外，ASML 未交付的 EUV 訂單積壓額對景氣判斷有參考價值。
晶圓代工產能利用率：成熟和先進節點的利用率趨勢，TrendForce、集邦諮詢經常釋出季度利用率預測，可反映需求鬆緊。
晶片設計廠商流片節奏：Apple每年 iPhone 釋出會，以及輝達、AMD 釋出新一代 GPU/CPU 時，通常會透露所用製程節點，驗證代工廠技術落地節奏。
第三方晶片拆解和密度分析：TechInsights、IC Knowledge、AnandTech 不定期釋出對最新晶片的電晶體密度、SRAM 尺寸和結點剖面圖，是節點實際水準的重要校驗。
地緣政治動態：美國 BIS、荷蘭對華光刻機出口管制條款變動，直接決定中國本土先進製程可達極限和裝置供應格局。
IEMD、VLSI 等頂級會議：每年底至次年初的 IEDM 會議和春季 VLSI 研討會，晶圓廠通常會發表節點細節論文，包括 CGP、MxPitch、SRAM 尺寸、可靠性資料等，是獲取第一手技術指標的視窗。

信源

本文涉及的技術架構與行業分析主要參考以下公開信源（均為中英可信媒體及

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