QLC（Quad-Level Cell）

3 秒看懂

一句话： QLC 即每颗 NAND 闪存单元存储 4 bit 数据（16 级电压状态），用“更密的电压格子”换来业界最低的每 bit 成本，代价是写入寿命和速度下降。它是 NAND 产业在“成本 vs 可靠性”跷跷板上走得最远的一步。

3 分钟产业解释

核心定位

NAND 闪存按每单元存储比特数形成清晰的代际阶梯：

QLC 的产业价值： 在相同晶圆面积和 3D 堆叠层数下，QLC 的存储密度比 TLC 高约 33%，这直接转化为每 GB 成本的显著下降。对于读多写少的温冷数据（如对象存储、CDN 缓存、AI 训练数据集存放），QLC 是当前性价比最优的 NAND 形态。

谁在做？

全球主要 NAND 原厂均已布局 QLC 产品线（截至 2024 年公开信息）：

• Samsung：消费级 870 QVO 系列（SATA）、990 EVO Plus 等
• SK Hynix / Solidigm：Solidigm（原 Intel NAND 事业部）是 QLC 的先行者，推出过 D5-P4320 等企业级 QLC SSD；消费级有 660p / 670p 系列
• Micron / Crucial：Crucial P1（早期消费级 QLC SSD）、后续迭代产品
• Kioxia / Western Digital：联合开发的 BiCS FLASH 架构含 QLC 品类
• YMTC（长江存储）：已量产 QLC 产品，采用 Xtacking 架构

[注] 具体产品型号归属基于各厂商公开发布信息；最新型号及规格请以各厂商官网为准。

15 分钟专家深入

为什么“多 1 bit”这么难？

从 TLC 到 QLC，不是简单地在电压轴上多画几个刻度。每多 1 bit，电压级数翻倍，每级可分配的电压窗口减半：

SLC (2 levels):   |_________0_________|_________1_________|
                  0V                  ~Vth              Vdd

TLC (8 levels):   |__0__|__1__|__2__|__3__|__4__|__5__|__6__|__7__|
                  窗口宽度 = W_TLC

QLC (16 levels):  |0|1|2|3|4|5|6|7|8|9|A|B|C|D|E|F|
                  窗口宽度 ≈ W_TLC / 2 （理论值）

实际中，由于 3D NAND 的单元间耦合效应（cell-to-cell interference）、电荷捕获层的保持特性（charge retention）以及编程/擦除循环的累积损伤，QLC 的可用窗口比理论减半还要更紧张。这带来三个核心工程挑战：

1. 编程精度：需要更多步进的 ISPP（Incremental Step Pulse Programming），步进电压 dV 更小，编程时间显著拉长
2. 读取精度：QLC 将 4 比特数据分配到 4 个逻辑页，读取每个逻辑页仅需对该页使用特定的读参考电压进行一次（或少数几次）感应，总共约 4 次逻辑页读操作（而非 15 次比较）；读延迟相比 TLC 仅小幅增加
3. 纠错能力：原始误码率（Raw BER）大幅上升，必须依赖更强的 LDPC（Low-Density Parity-Check）纠错码，通常需要多轮迭代解码（multi-kernel / layered LDPC decoding）

QLC 的可靠性权衡

[注] 上述范围为跨代次、跨厂商的概略区间，具体数值因制程代次、3D 层数、控制器设计而异，且各厂商一般不公开披露精确 P/E cycle 数据。此处为行业共识性描述。

SLC 缓存——QLC 的“安全气囊”

几乎所有 QLC SSD 都采用 SLC Cache（SLC 缓存） 机制：

┌──────────────────────────────────────────┐
│              NAND Die                     │
│  ┌────────────────┐  ┌─────────────────┐ │
│  │  SLC Cache 区  │  │   QLC 存储区    │ │
│  │ (将 QLC 单元以  │  │ (4 bit/cell     │ │
│  │  SLC 模式编程)  │  │  正常模式)      │ │
│  └────────┬───────┘  └────────▲────────┘ │
│           │                   │           │
│  写入数据先高速进入 SLC Cache  │           │
│           │    后台 (GC) 搬运 │           │
│           └───────────────────┘           │
└──────────────────────────────────────────┘

• 写入时：数据先以 SLC 模式（1 bit/cell, 2 级电压）写入缓存区，写入速度快、耐久高
• 后台搬运：FTL（Flash Translation Layer）的垃圾回收（GC）机制将 SLC 缓存中的数据迁移至 QLC 主存储区，以 4 bit/cell 模式存放
• 缓存耗尽后的直写：当 SLC 缓存空间不足时，写入直接进入 QLC 区域，此时顺序写入性能可能显著下降（俗称“缓外写速”）

这解释了为什么很多 QLC SSD 的评测中，短时写入性能与 TLC 差距不大，但持续写入大量数据后性能骤降。

技术原理（深入机制层）

QLC 编程的物理过程

3D NAND 的基本存储单元采用电荷陷阱闪存（Charge-Trap Flash, CTF）结构，存储节点为电荷捕获层（通常为 Si₃N₄），没有浮栅。编程通过向控制栅施加阶梯递增的脉冲电压，将电子注入电荷捕获层：

         Control Gate
    ┌─────────────────────┐
    │    阻挡氧化层         │
    ├─────────────────────┤
    │   电荷捕获层 (Si₃N₄) │  ← 电子被捕获在这里
    ├─────────────────────┤
    │    隧穿氧化层         │
    ├─────────────────────┤
    │      沟道 (Si)       │
    └─────────────────────┘

ISPP 编程过程：
  Vpgm = Vstart + n × dV    (n = 编程步数)

  SLC: dV 较大, 编程步数少 (快速)
  QLC: dV 必须更小以精确定位电压, 编程步数多 (慢)
  
  典型 QLC ISPP 步进: dV ≈ 0.1–0.2V [估算, 具体值视厂商工艺]

QLC 的关键读取机制

读取时，通过在字线上施加对应逻辑页的读参考电压，区分单元的阈值电压区间，从而判断该页的比特值。不同逻辑页使用不同的读参考电压组合，每个逻辑页通常只需一次（或少数几次）感应；完整的 QLC 单元数据读取需约 4 次读操作。

  QLC 16 级阈值电压分布示意图 (理想化):

  Counts
    │   ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲
    │  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲
    │ ╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲
    └──────────────────────────────────────────────────────── Vth
    ER  P1  P2  P3  P4  P5  P6  P7  P8  P9 P10 P11 P12 P13 P14 P15
    
    ER = Erase State (最低电压状态)
    P1–P15 = 15 个编程状态

    每个逻辑页的读取通过施加一个或少数几个参考电压判定该页比特值；
    4 个逻辑页总共约 4 次读操作。

实际挑战——分布展宽：

随着 P/E 循环累积和数据保持时间增长：

• P/E 循环导致隧穿氧化层损伤，电荷泄漏加速 → 各级分布展宽
• Cell-to-Cell 干扰：相邻单元的电场耦合使目标单元的 Vth 发生偏移
• Read Disturb：反复读取操作导致非目标单元电荷被意外改变
• 温度效应：高温加速电荷损失

分布展宽意味着相邻级之间可能重叠，产生读取错误。这就是 QLC 原始 BER 远高于 SLC/TLC 的物理根源。

纠错编码 (ECC)

为应对 QLC 的高 BER，现代 QLC SSD 控制器普遍采用：

• LDPC 码：主流选择，码率通常比 TLC 更低（冗余度更高）
• 软判决解码（Soft-Decision Decoding）：利用多次读取获得的置信度信息进行迭代解码
• 多轮迭代（Multi-Round / Layered Decoding）：首轮解码失败后，用更激进的策略重读重解
• RAID-like 奇偶校验：die 级别的冗余保护

ECC 的纠错能力直接决定了 QLC 的有效使用寿命——当 ECC 无法纠正错误时，该区块（block）被标记为坏块并退役。

技术演进史

[注] 各厂商产品代次和层数信息来自各厂商公开发布及行业报道，部分细节可能因产品线细分而有差异。

技术路线对比（量化表）

[注] 延迟和耐久的“相对”列基于行业公开文献和评测的概略共识，非精确工程规格。具体值随 3D 代次、控制器设计、工作温度变化显著。

上下游

上游（设备/材料）

硅晶圆 ──→ 光刻机 (ASML DUV)
              │
特气/靶材 ──→ 刻蚀 (Lam Research, TEL)
              │
光刻胶 ────→ 薄膜沉积 (Applied Materials, ASM)
              │
              ▼
        3D NAND 晶圆制造 (Fab)

• QLC 对制造工艺精度要求比 TLC 更高（阈值电压窗口更窄），但主要设备和材料与 TLC 3D NAND 共享产线，不需要全新设备体系
• 关键差异化在控制器和固件：QLC 需要更先进的 LDPC 引擎、更复杂的 FTL（垃圾回收、磨损均衡、SLC 缓存管理）

中游（制造/封测）

• 原厂：Samsung、SK Hynix/Solidigm、Micron、Kioxia/WD、YMTC
• 控制器：群联（Phison）、慧荣（Silicon Motion）、Maxio（联芸）、以及各原厂自研控制器
• 封测/模组：铠侠、各模组厂（如佰维、江波龙等）将 NAND die 封装为成品 SSD/UFS/eMMC

下游（终端应用）

关键指标

评估 QLC NAND 及 QLC SSD 时，重点关注：

供需与市场数据

定性格局

• 需求侧：随着数据量爆炸式增长（AI 训练数据集、视频、IoT），大容量低成本存储需求持续上升。QLC 在客户端 SSD 中的渗透率逐年提升，在数据中心领域的温冷存储分层中也开始被采纳。
• 供给侧：所有主要 NAND 原厂均已量产或即将量产 QLC。3D 层数竞赛（向 200L+ 甚至 300L 推进）使 QLC 的每 GB 成本持续下降。
• 价格趋势：NAND 闪存是强周期性行业，价格受供需错配影响剧烈波动。QLC 相对 TLC 通常有 10%–20% 的价格优势（每 GB 终端售价），但具体溢价/折价随市场周期浮动 [行业估算，非精确定价]。

QLC 在 NAND 市场中的占比

• QLC bit 出货量占总 NAND bit 出货量的比例在过去几年持续增长 [行业估算]
• 多家行业分析机构（如 TrendForce、Yole、IDC）的报告均显示 QLC 渗透率上升趋势，但具体份额数据需参考最新期报告
• 总体判断：QLC 目前仍以消费级为主力市场，企业级渗透尚处早期但增速明显

代表公司与资本映射

[注] 股票代码和公司信息基于公开信息，投资决策请以最新披露为准。

投资逻辑

看多逻辑

1. 数据量爆发驱动大容量低成本存储需求：AI、视频、IoT 数据量 CAGR 高增长，QLC 的每 GB 成本优势使其成为大容量存储的最优解之一
2. 3D 层数竞赛利好 QLC 成本曲线：每代新层数带来的密度提升，放大 QLC vs TLC 的成本差
3. 企业级渗透率提升空间大：当前企业级仍以 TLC 为主，QLC 渗透率每提升一个百分点，对应可观的 bit 需求增量
4. AI 数据基础设施的受益者：训练数据集存储、checkpoint 保存等读密集场景天然适配 QLC

看空/风险因素

1. NAND 强周期属性：供需错配可能导致价格暴跌，压缩 QLC 的利润空间
2. PLC 等下一代技术的远期替代威胁：如果 PLC 在 3–5 年内商用，可能侵蚀 QLC 的性价比优势
3. 企业级客户信任度问题：企业客户对 QLC 的耐久和可靠性仍有顾虑，采用决策周期长
4. 中国 NAND 产能扩张：YMTC 等厂商的产能增长可能加剧全球供给竞争

常见误读纠偏

❌ 误读 1：“QLC 不耐用，不能做 SSD”

纠偏： QLC 的 P/E 耐久确实低于 TLC，但“不耐用”是相对概念。对于消费级场景（日均写入量远低于企业级），一块 QLC SSD 的实际使用寿命完全可以覆盖 PC 的生命周期（通常 5 年+）。以消费级使用模式估算，大多数用户的日均写入量远低于 SSD 的 TBW 额定值。关键在于匹配应用场景——读多写少的场景用 QLC 恰好合适。

❌ 误读 2：“QLC 写入速度一定很差”

纠偏： 有 SLC 缓存加持的 QLC SSD，在缓存容量内的写入速度可以非常接近 TLC SSD。问题出在缓外持续写入：当 SLC 缓存耗尽后，数据直接写入 QLC 区域，速度可能降至缓存内速度的 1/3 甚至更低 [幅度因产品而异]。因此，“QLC 写入慢”的正确表述是“QLC 的缓外持续写入速度较差”。对于突发写入（绝大多数日常使用场景），SLC 缓存足以弥合差距。

❌ 误读 3：“QLC 和 TLC 用的是不同的制造线”

纠偏： QLC 和 TLC 通常在同一晶圆厂（Fab）和同一 3D NAND 平台上生产。同一片晶圆甚至可以通过不同的测试和分级（binning），部分 die 做 TLC、部分做 QLC。QLC 不需要全新的设备投资，它更多是通过更精细的编程算法和更严格的测试筛选来实现。这正是 QLC 可以在已有产能中快速放量的原因。

❌ 误读 4：“PLC 出来后 QLC 就没用了”

纠偏： 从历史经验看，新代际 NAND 并非替代旧代际，而是形成金字塔式的应用分层：SLC 仍在工业/嵌入式市场活跃，MLC 逐步退出但非瞬间消失，TLC 仍是当前主力。即使 PLC 商用，QLC 仍将长期存在于其适用的容量/性能区间中。PLC 面临的可靠性挑战比 QLC 更严峻，商用化时间表存在不确定性。

学习路径

Level 1: 基础概念
├── 了解 NAND Flash 基本原理（浮栅/陷阱层、编程/擦除/读取）
├── 理解 SLC/MLC/TLC/QLC 的比特-电压关系
└── 推荐：各大 SSD 厂商的技术白皮书（如 Samsung、Solidigm）

Level 2: 工程机制
├── 深入 ISPP 编程机制、阈值电压分布、Cell-to-Cell 干扰
├── 学习 LDPC 编解码原理
├── 理解 FTL（Flash Translation Layer）：地址映射、GC、磨损均衡
└── 推荐：学术论文（搜索关键词 “QLC NAND reliability”, “3D NAND QLC endurance”）

Level 3: 系统与应用
├── QLC SSD 架构：控制器 + 固件 + SLC Cache 设计
├── 企业级存储分层策略（热/温/冷数据与 NAND 代际的匹配）
├── QLC vs HDD 在温冷存储中的 TCO 对比
└── 推荐：存储行业报告（TrendForce, Yole, IDC）、存储厂商 CTO 演讲

Level 4: 前沿追踪
├── PLC（5 bit/cell）研发进展
├── 3D NAND 层数竞赛与 CBA（CMOS under Array）等新架构
├── QLC 在 AI 基础设施中的应用拓展
└── 推荐：IEDM、VLSI Symposium 论文、各厂商 Investor Day 材料

一句话总结

QLC 是 NAND 闪存以可靠性换成本的极致形态——用 16 级精密电压格子和复杂纠错算法，将每 bit 存储成本推至 NAND 阵列的最低点，是 AI 时代海量温冷数据存储的关键拼图。

延伸阅读与来源

1. Solidigm（原 Intel NAND）技术博客与白皮书 — QLC 企业级应用的技术详解
2. Samsung Semiconductor 官网 — 3D NAND 技术演进和产品规格
3. Micron Investor Relations — 232L+ NAND 平台技术说明
4. TrendForce / DRAMeXchange — NAND 市场供需与价格追踪（季度报告）
5. Yole Développement — NAND Flash 技术与市场报告
6. IEEE IEDM / VLSI Symposium 会议论文 — 3D NAND 工艺和可靠性的一手学术来源
7. “The Art of Flash SSD Design” — 各控制器厂商（Phison、Silicon Motion）的应用笔记
8. AnandTech / Tom’s Hardware / StorageReview — QLC SSD 产品实测评测（含缓外写速、TBW 验证等）

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