QLC（Quad-Level Cell）

3 秒看懂

一句話： QLC 即每顆 NAND 快閃記憶體單元儲存 4 bit 資料（16 級電壓狀態），用“更密的電壓格子”換來業界最低的每 bit 成本，代價是寫入壽命和速度下降。它是 NAND 產業在“成本 vs 可靠性”蹺蹺板上走得最遠的一步。

3 分鐘產業解釋

核心定位

NAND 快閃記憶體按每單元儲存位元數形成清晰的代際階梯：

代際	每單元位元	電壓級數	大致首次商用年代	定位
SLC	1	2	~1990s	極致耐久/工業
MLC	2	4	~2000s	早期企業級
TLC	3	8	~2013 規模化	當前主流消費/企業
QLC	4	16	~2018 商用	大容量、讀密集
PLC	5	32	研發中	未來冷儲存候選

QLC 的產業價值： 在相同晶圓面積和 3D 堆疊層數下，QLC 的儲存密度比 TLC 高約 33%，這直接轉化為每 GB 成本的顯著下降。對於讀多寫少的溫冷資料（如物件儲存、CDN 快取、AI 訓練資料集存放），QLC 是當前價效比最優的 NAND 形態。

誰在做？

全球主要 NAND 原廠均已版面配置 QLC 產品線（截至 2024 年公開資訊）：

• Samsung：消費級 870 QVO 系列（SATA）、990 EVO Plus 等
• SK Hynix / Solidigm：Solidigm（原 Intel NAND 事業部）是 QLC 的先行者，推出過 D5-P4320 等企業級 QLC SSD；消費級有 660p / 670p 系列
• Micron / Crucial：Crucial P1（早期消費級 QLC SSD）、後續迭代產品
• Kioxia / Western Digital：聯合開發的 BiCS FLASH 架構含 QLC 品類
• YMTC（長江儲存）：已量產 QLC 產品，採用 Xtacking 架構

[注] 具體產品型號歸屬基於各廠商公開發布資訊；最新型號及規格請以各廠商官網為準。

15 分鐘專家深入

為什麼“多 1 bit”這麼難？

從 TLC 到 QLC，不是簡單地在電壓軸上多畫幾個刻度。每多 1 bit，電壓級數翻倍，每級可分配的電壓視窗減半：

SLC (2 levels):   |_________0_________|_________1_________|
                  0V                  ~Vth              Vdd

TLC (8 levels):   |__0__|__1__|__2__|__3__|__4__|__5__|__6__|__7__|
                  視窗寬度 = W_TLC

QLC (16 levels):  |0|1|2|3|4|5|6|7|8|9|A|B|C|D|E|F|
                  視窗寬度 ≈ W_TLC / 2 （理論值）

實際中，由於 3D NAND 的單元間耦合效應（cell-to-cell interference）、電荷捕獲層的保持特性（charge retention）以及程式設計/擦除迴圈的累積損傷，QLC 的可用視窗比理論減半還要更緊張。這帶來三個核心工程挑戰：

1. 程式設計精度：需要更多步進的 ISPP（Incremental Step Pulse Programming），步進電壓 dV 更小，程式設計時間顯著拉長
2. 讀取精度：QLC 將 4 位元資料分配到 4 個邏輯頁，讀取每個邏輯頁僅需對該頁使用特定的讀參考電壓進行一次（或少數幾次）感應，總共約 4 次邏輯頁讀操作（而非 15 次比較）；讀延遲相比 TLC 僅小幅增加
3. 糾錯能力：原始誤位元速率（Raw BER）大幅上升，必須依賴更強的 LDPC（Low-Density Parity-Check）糾錯碼，通常需要多輪迭代解碼（multi-kernel / layered LDPC decoding）

QLC 的可靠性權衡

維度	TLC（大致範圍）	QLC（大致範圍）	說明
P/E 耐久（週期）	~1,000–3,000	~數百–低千級	視 3D 代次和應用等級而定，企業級可更高
順序寫入延遲	較低	顯著更高	QLC 程式設計步驟多，寫延遲可達 TLC 的 2-3 倍 [估算]
讀取延遲	較低	略高	邏輯頁讀取增加讀延遲
原始 BER	較低	顯著更高	需更強 ECC 補償

[注] 上述範圍為跨代次、跨廠商的概略區間，具體數值因製程代次、3D 層數、控制器設計而異，且各廠商一般不公開揭露精確 P/E cycle 資料。此處為行業共識性描述。

SLC 快取——QLC 的“安全氣囊”

幾乎所有 QLC SSD 都採用 SLC Cache（SLC 快取） 機制：

┌──────────────────────────────────────────┐
│              NAND Die                     │
│  ┌────────────────┐  ┌─────────────────┐ │
│  │  SLC Cache 區  │  │   QLC 儲存區    │ │
│  │ (將 QLC 單元以  │  │ (4 bit/cell     │ │
│  │  SLC 模式程式設計)  │  │  正常模式)      │ │
│  └────────┬───────┘  └────────▲────────┘ │
│           │                   │           │
│  寫入資料先高速進入 SLC Cache  │           │
│           │    後臺 (GC) 搬運 │           │
│           └───────────────────┘           │
└──────────────────────────────────────────┘

• 寫入時：資料先以 SLC 模式（1 bit/cell, 2 級電壓）寫入快取區，寫入速度快、耐久高
• 後臺搬運：FTL（Flash Translation Layer）的垃圾回收（GC）機制將 SLC 快取中的資料遷移至 QLC 主儲存區，以 4 bit/cell 模式存放
• 快取耗盡後的直寫：當 SLC 快取空間不足時，寫入直接進入 QLC 區域，此時順序寫入效能可能顯著下降（俗稱“緩外寫速”）

這解釋了為什麼很多 QLC SSD 的評測中，短時寫入效能與 TLC 差距不大，但持續寫入大量資料後效能驟降。

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技術原理（深入機制層）

QLC 程式設計的物理過程

3D NAND 的基本儲存單元採用電荷陷阱快閃記憶體（Charge-Trap Flash, CTF）結構，儲存節點為電荷捕獲層（通常為 Si₃N₄），沒有浮柵。程式設計通過向控制柵施加階梯遞增的脈衝電壓，將電子注入電荷捕獲層：

         Control Gate
    ┌─────────────────────┐
    │    阻擋氧化層         │
    ├─────────────────────┤
    │   電荷捕獲層 (Si₃N₄) │  ← 電子被捕獲在這裡
    ├─────────────────────┤
    │    隧穿氧化層         │
    ├─────────────────────┤
    │      溝道 (Si)       │
    └─────────────────────┘

ISPP 程式設計過程：
  Vpgm = Vstart + n × dV    (n = 程式設計步數)

  SLC: dV 較大, 程式設計步數少 (快速)
  QLC: dV 必須更小以精確定位電壓, 程式設計步數多 (慢)
  
  典型 QLC ISPP 步進: dV ≈ 0.1–0.2V [估算, 具體值視廠商工藝]

QLC 的關鍵讀取機制

讀取時，通過在字線上施加對應邏輯頁的讀參考電壓，區分單元的閾值電壓區間，從而判斷該頁的位元值。不同邏輯頁使用不同的讀參考電壓組合，每個邏輯頁通常只需一次（或少數幾次）感應；完整的 QLC 單後設資料讀取需約 4 次讀操作。

  QLC 16 級閾值電壓分佈示意圖 (理想化):

  Counts
    │   ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲    ╱╲
    │  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲  ╱  ╲
    │ ╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲╱    ╲
    └──────────────────────────────────────────────────────── Vth
    ER  P1  P2  P3  P4  P5  P6  P7  P8  P9 P10 P11 P12 P13 P14 P15
    
    ER = Erase State (最低電壓狀態)
    P1–P15 = 15 個程式設計狀態

    每個邏輯頁的讀取通過施加一個或少數幾個參考電壓判定該頁位元值；
    4 個邏輯頁總共約 4 次讀操作。

實際挑戰——分佈展寬：

隨著 P/E 迴圈累積和資料保持時間增長：

• P/E 迴圈導致隧穿氧化層損傷，電荷洩漏加速 → 各級分佈展寬
• Cell-to-Cell 干擾：相鄰單元的電場耦合使目標單元的 Vth 發生偏移
• Read Disturb：反覆讀取操作導致非目標單元電荷被意外改變
• 溫度效應：高溫加速電荷損失

分佈展寬意味著相鄰級之間可能重疊，產生讀取錯誤。這就是 QLC 原始 BER 遠高於 SLC/TLC 的物理根源。

糾錯編碼 (ECC)

為應對 QLC 的高 BER，現代 QLC SSD 控制器普遍採用：

• LDPC 碼：主流選擇，位元速率通常比 TLC 更低（冗餘度更高）
• 軟判決解碼（Soft-Decision Decoding）：利用多次讀取獲得的置信度資訊進行迭代解碼
• 多輪迭代（Multi-Round / Layered Decoding）：首輪解碼失敗後，用更激進的策略重讀重解
• RAID-like 奇偶校驗：die 級別的冗餘保護

ECC 的糾錯能力直接決定了 QLC 的有效使用壽命——當 ECC 無法糾正錯誤時，該區塊（block）被標記為壞塊並退役。

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技術演進史

時間節點	事件	意義
~2013	TLC 3D NAND 開始規模化	為 QLC 鋪路，驗證了多位元/cell 在 3D 架構下的可行性
2018	Intel/Micron 64L 3D QLC NAND 量產	業界首款商用 QLC；Intel 660p / Crucial P1 SSD 隨之上市，標誌著 QLC 元年
~2020	Samsung 釋出 870 QVO	全球最大 NAND 廠商入局 QLC，提振市場信心
~2020	96L/128L QLC 出現	3D 層數提升帶來密度和可靠性的雙重改善
~2021-2022	144L+ QLC 量產（如 Intel/Solidigm 144L）	P/E 耐久和效能進一步提升，企業級 QLC SSD 開始出現
~2023-2024	200L+ 代次 QLC 釋出	多家原廠推進至 200 層以上（如 Micron 232L 平台含 QLC [據公開報道]），密度成本持續下探
研發中	PLC（5 bit/cell）探索	QLC 是走向 PLC 的關鍵技術驗證階段

[注] 各廠商產品代次和層數資訊來自各廠商公開發布及行業報道，部分細節可能因產品線細分而有差異。

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技術路線對比（量化表）

引數	SLC	MLC	TLC	QLC	PLC（前瞻）
每單元位元	1	2	3	4	5
電壓級數	2	4	8	16	32
相對儲存密度（同層數）	1×	2×	3×	4×	5×
P/E 耐久（量級）	~50k–100k	~10k–30k	~1k–3k	~數百–低千	未商用，預估更低
讀延遲（相對）	基準	~1×	~1.2–1.5×	~1.5–2×	更高
寫延遲（相對）	基準	~1.5–2×	~3–5×	~5–10×	更高
相對每 GB 成本	高	中	中低	低	預估最低
主要應用	快取/工業/嵌入	逐漸退出	當前主流	大容量讀密集/溫冷儲存	未來超冷儲存

[注] 延遲和耐久的“相對”列基於行業公開文獻和評測的概略共識，非精確工程規格。具體值隨 3D 代次、控制器設計、工作溫度變化顯著。

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上下游

上游（裝置/材料）

矽晶圓 ──→ 光刻機 (ASML DUV)
              │
特氣/靶材 ──→ 刻蝕 (Lam Research, TEL)
              │
光刻膠 ────→ 薄膜沉積 (Applied Materials, ASM)
              │
              ▼
        3D NAND 晶圓製造 (Fab)

• QLC 對製造工藝精度要求比 TLC 更高（閾值電壓視窗更窄），但主要裝置和材料與 TLC 3D NAND 共享產線，不需要全新裝置體系
• 關鍵差異化在控制器和韌體：QLC 需要更先進的 LDPC 引擎、更復雜的 FTL（垃圾回收、磨損均衡、SLC 快取管理）

中游（製造/封測）

• 原廠：Samsung、SK Hynix/Solidigm、Micron、Kioxia/WD、YMTC
• 控制器：群聯（Phison）、慧榮（Silicon Motion）、Maxio（聯芸）、以及各原廠自研控制器
• 封測/模組：鎧俠、各模組廠（如佰維、江波龍等）將 NAND die 封裝為成品 SSD/UFS/eMMC

下游（終端應用）

應用場景	QLC 適用度	說明
消費級 PC SSD	★★★★☆	主流價位大容量（1TB–4TB），適合日常讀多寫少
企業級讀密集 SSD	★★★☆☆	冷溫資料分層儲存，需結合 SLC Cache 和 RAISE 保護
AI 訓練資料集存放	★★★★☆	大容量、讀密集特徵匹配，價效比優勢明顯
CDN / 物件儲存	★★★★☆	大規模讀取為主
資料庫 / 高寫入場景	★★☆☆☆	寫入壽命和延遲是短板
手機嵌入儲存（UFS）	★★☆☆☆	目前主流仍為 TLC，但高階大容量 UFS 開始引入 QLC

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關鍵指標

評估 QLC NAND 及 QLC SSD 時，重點關注：

指標	說明	為什麼對 QLC 特別重要
3D 層數	堆疊層數越多，單 die 容量越大	QLC + 高層數 = 極致密度
P/E Cycle（程式設計/擦除次數）	每個 block 的可擦寫總次數	QLC 的核心弱點，直接決定 TBW（寫入總量壽命）
TBW / DWPD	總寫入位元組數 / 每日寫入次數	企業級 QLC SSD 的壽命運標
SLC 快取容量與緩外寫速	SLC Cache 大小和耗盡後的持續寫入速度	QLC 產品體驗差異最大的引數
順序/隨機讀寫效能	MB/s 或 IOPS	QLC 讀取效能接近 TLC，寫入差距更大
Raw BER	原始誤位元速率	QLC 遠高於 TLC，需更強 ECC
LDPC 糾錯能力	可糾正位元錯誤率上限	QLC 的安全網
Die 密度 / 每 wafer bit	每片晶圓產出的有效儲存容量	衡量 QLC 經濟性的核心

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供需與市場資料

定性格局

• 需求側：隨著資料量爆炸式增長（AI 訓練資料集、影片、IoT），大容量低成本儲存需求持續上升。QLC 在客戶端 SSD 中的滲透率逐年提升，在資料中心領域的溫冷儲存分層中也開始被採納。
• 供給側：所有主要 NAND 原廠均已量產或即將量產 QLC。3D 層數競賽（向 200L+ 甚至 300L 推進）使 QLC 的每 GB 成本持續下降。
• 價格趨勢：NAND 快閃記憶體是強週期性行業，價格受供需錯配影響劇烈波動。QLC 相對 TLC 通常有 10%–20% 的價格優勢（每 GB 終端售價），但具體溢價/折價隨市場週期浮動 [行業估算，非精確定價]。

QLC 在 NAND 市場中的佔比

• QLC bit 出貨量佔總 NAND bit 出貨量的比例在過去幾年持續增長 [行業估算]
• 多家行業分析機構（如 TrendForce、Yole、IDC）的報告均顯示 QLC 滲透率上升趨勢，但具體份額資料需參考最新期報告
• 總體判斷：QLC 目前仍以消費級為主力市場，企業級滲透尚處早期但增速明顯

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代表公司與資本對映

公司	角色	QLC 相關版面配置	資本市場對應
Samsung	NAND #1 廠商	量產 QLC，多代產品（870 QVO 等）	KRX: 005930
SK Hynix	NAND #2，收購 Intel NAND	Solidigm（原 Intel NAND）是 QLC 先行者，企業級 QLC SSD	KRX: 000660
Micron	NAND #3	Crucial 消費級 QLC SSD；232L 平台含 QLC	NASDAQ: MU
Kioxia / WD	NAND #4 聯合體	BiCS FLASH 含 QLC；上市程序持續關注	NASDAQ: WDC（WD）/ Kioxia（私有→擬上市）
群聯（Phison）	第三方 SSD 控制器龍頭	QLC SSD 控制器方案（如 PS5012-E12 等系列）	TWSE: 8299
慧榮（Silicon Motion）	SSD 控制器	QLC 最佳化的控制器和韌體	NASDAQ: SIMO
YMTC	中國 NAND 廠商	Xtacking 架構 QLC 產品	未上市

[注] 股票程式碼和公司資訊基於公開資訊，投資決策請以最新揭露為準。

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投資邏輯

看多邏輯

1. 資料量爆發驅動大容量低成本儲存需求：AI、影片、IoT 資料量 CAGR 高增長，QLC 的每 GB 成本優勢使其成為大容量儲存的最優解之一
2. 3D 層數競賽利好 QLC 成本曲線：每代新層數帶來的密度提升，放大 QLC vs TLC 的成本差
3. 企業級滲透率提升空間大：當前企業級仍以 TLC 為主，QLC 滲透率每提升一個百分點，對應可觀的 bit 需求增量
4. AI 資料基礎設施的受益者：訓練資料集儲存、checkpoint 儲存等讀密集場景天然適配 QLC

看空/風險因素

1. NAND 強週期屬性：供需錯配可能導致價格暴跌，壓縮 QLC 的獲利空間
2. PLC 等下一代技術的遠期替代威脅：如果 PLC 在 3–5 年內商用，可能侵蝕 QLC 的價效比優勢
3. 企業級客戶信任度問題：企業客戶對 QLC 的耐久和可靠性仍有顧慮，採用決策週期長
4. 中國 NAND 產能擴張：YMTC 等廠商的產能增長可能加劇全球供給競爭

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常見誤讀糾偏

❌ 誤讀 1：“QLC 不耐用，不能做 SSD”

糾偏： QLC 的 P/E 耐久確實低於 TLC，但“不耐用”是相對概念。對於消費級場景（日均寫入量遠低於企業級），一塊 QLC SSD 的實際使用壽命完全可以覆蓋 PC 的生命週期（通常 5 年+）。以消費級使用模式估算，大多數使用者的日均寫入量遠低於 SSD 的 TBW 額定值。關鍵在於匹配應用場景——讀多寫少的場景用 QLC 恰好合適。

❌ 誤讀 2：“QLC 寫入速度一定很差”

糾偏： 有 SLC 快取加持的 QLC SSD，在快取容量內的寫入速度可以非常接近 TLC SSD。問題出在緩外持續寫入：當 SLC 快取耗盡後，資料直接寫入 QLC 區域，速度可能降至快取內速度的 1/3 甚至更低 [幅度因產品而異]。因此，“QLC 寫入慢”的正確表述是“QLC 的緩外持續寫入速度較差”。對於突發寫入（絕大多數日常使用場景），SLC 快取足以彌合差距。

❌ 誤讀 3：“QLC 和 TLC 用的是不同的製造線”

糾偏： QLC 和 TLC 通常在同一晶圓廠（Fab）和同一 3D NAND 平台上生產。同一片晶圓甚至可以通過不同的測試和分級（binning），部分 die 做 TLC、部分做 QLC。QLC 不需要全新的裝置投資，它更多是通過更精細的程式設計演算法和更嚴格的測試篩選來實現。這正是 QLC 可以在已有產能中快速放量的原因。

❌ 誤讀 4：“PLC 出來後 QLC 就沒用了”

糾偏： 從歷史經驗看，新代際 NAND 並非替代舊代際，而是形成金字塔式的應用分層：SLC 仍在工業/嵌入式市場活躍，MLC 逐步退出但非瞬間消失，TLC 仍是當前主力。即使 PLC 商用，QLC 仍將長期存在於其適用的容量/效能區間中。PLC 面臨的可靠性挑戰比 QLC 更嚴峻，商用化時間表存在不確定性。

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學習路徑

Level 1: 基礎概念
├── 瞭解 NAND Flash 基本原理（浮柵/陷阱層、程式設計/擦除/讀取）
├── 理解 SLC/MLC/TLC/QLC 的位元-電壓關係
└── 推薦：各大 SSD 廠商的技術白皮書（如 Samsung、Solidigm）

Level 2: 工程機制
├── 深入 ISPP 程式設計機制、閾值電壓分佈、Cell-to-Cell 干擾
├── 學習 LDPC 編解碼原理
├── 理解 FTL（Flash Translation Layer）：地址對映、GC、磨損均衡
└── 推薦：學術論文（搜尋關鍵詞 “QLC NAND reliability”, “3D NAND QLC endurance”）

Level 3: 系統與應用
├── QLC SSD 架構：控制器 + 韌體 + SLC Cache 設計
├── 企業級儲存分層策略（熱/溫/冷資料與 NAND 代際的匹配）
├── QLC vs HDD 在溫冷儲存中的 TCO 對比
└── 推薦：儲存行業報告（TrendForce, Yole, IDC）、儲存廠商 CTO 演講

Level 4: 前沿追蹤
├── PLC（5 bit/cell）研發進展
├── 3D NAND 層數競賽與 CBA（CMOS under Array）等新架構
├── QLC 在 AI 基礎設施中的應用拓展
└── 推薦：IEDM、VLSI Symposium 論文、各廠商 Investor Day 材料

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一句話總結

QLC 是 NAND 快閃記憶體以可靠性換成本的極致形態——用 16 級精密電壓格子和複雜糾錯演算法，將每 bit 儲存成本推至 NAND 陣列的最低點，是 AI 時代海量溫冷資料儲存的關鍵拼圖。

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延伸閱讀與來源

1. Solidigm（原 Intel NAND）技術部落格與白皮書 — QLC 企業級應用的技術詳解
2. Samsung Semiconductor 官網 — 3D NAND 技術演進和產品規格
3. Micron Investor Relations — 232L+ NAND 平台技術說明
4. TrendForce / DRAMeXchange — NAND 市場供需與價格追蹤（季度報告）
5. Yole Développement — NAND Flash 技術與市場報告
6. IEEE IEDM / VLSI Symposium 會議論文 — 3D NAND 工藝和可靠性的一手學術來源
7. “The Art of Flash SSD Design” — 各控制器廠商（Phison、Silicon Motion）的應用筆記
8. AnandTech / Tom’s Hardware / StorageReview — QLC SSD 產品實測評測（含緩外寫速、TBW 驗證等）

[宣告] 本頁硬規格和定量資料來自上述公開來源，標註為 [估算] 或 [行業共識] 的部分為基於公開資訊的合理推斷，非廠商官方揭露。市場資料和財務資訊請以各公司最新財報和行業機構最新報告為準。