ReRAM

1. 3 秒看懂

• ReRAM = 用电阻值存 0/1 的非易失性存储器，靠纳米级导电细丝的通断实现高速切换。
• 核心优势：纳秒级读写、pJ 级能耗、可三维堆叠、与 CMOS 逻辑工艺天然兼容，适合直接“骑在”处理器或 HBM 上方构建存内计算或高带宽近存缓存。
• 在 chain‑hbm 中的角色：扮演 HBM 与 GPU/CPU 之间的大容量、非易失、低延迟缓冲层，大幅减少数据搬运的能耗与延迟，是破解 AI“存储墙”的关键候选技术。

2. 3 分钟产业解释

（1）怎么用一句话给投资人讲清楚？ ReRAM 是“掉电不丢数据、读写比 NAND 快千倍、比 DRAM 省电”的新型半导体存储，一旦在 AI 加速卡中找到性价比位置，将重构从片外缓存到嵌入式存储的价值分配。

（2）产业链位势

• 上游：特种金属氧化物靶材、原子层沉积（ALD）与反应离子刻蚀设备、选通管材料。
• 中游：存储单元设计与知识产权（IP）、IDM 或晶圆代工厂的工艺集成（多为 28nm 以上特殊工艺，逐步下探至 16nm FinFET）。
• 下游：AI 加速卡中间缓存层、物联网嵌入式非易失内存、汽车电子安全存储、未来存算一体芯片的权重存储器。

（3）技术成熟度 截至 2024 年底，全球 ReRAM 普遍处于工程样品 / 小批量利基市场阶段。密度方面，已示范的独立式芯片在 Mb 级到低 Gb 级，嵌入式 IP 多为 Kb 至 8Mb 范围（Weebit Nano 2024 年 22FDX 平台演示 8Mb RRAM 宏，来源：Weebit Nano 官网）。尚未出现单芯片达 10 Gb 以上的商用产品。

（4）代表公司与格局

• 国际大厂：美光、三星、铠侠、索尼、松下，多作为技术储备或嵌入式应用。
• 专业 IP 公司：Crossbar（美国）、Weebit Nano（以色列），专注对外授权。
• 代工厂：台积电（提供 22nm / 28nm RRAM 嵌入式 IP）、GlobalFoundries、联电等。
• 中国：中科院微电子所、清华大学、复旦大学等科研机构推进器件与存算一体架构，产业端尚在早期导入。

（5）关键数字摘要（均标明年份）

• 新兴非易失性存储器整体市场：2023 年约 8.5 亿美元（Yole Group，2024 年报告，口径：含 MRAM、PCM、FRAM、ReRAM 等），ReRAM 单独收入公开资料未见独立细分数字。
• 典型写入耐久性：10⁶10¹² 次（实验室数据可达 10¹²，商业化产品保证值通常在 10⁵10⁶ 次，依据不同材料和代工平台，来源：ISSCC 历年论文）。
• 读写延迟：读 1050 ns，写 10100 ns，远优于 NAND（微秒～毫秒），与 DRAM 接近或稍慢。

3. 技术原理

ReRAM 的基本单元为金属-绝缘体-金属（MIM）三明治结构。通常下电极为 TiN 或 Pt，绝缘层为二元金属氧化物（如 HfO₂、Ta₂O₅、SiO₂），上电极为 TiN、Ta 等。施加不同极性或幅值的电压脉冲，绝缘层内部会在电场驱动下生成或断裂直径仅数纳米的导电细丝（Conductive Filament），从而在高阻态（HRS，逻辑 0） 与低阻态（LRS，逻辑 1） 之间可逆切换。

（1）细丝型与界面型分岔

• 丝状导电（filamentary）：导电细丝随机形成，驱动电流小，开关比大（>10³），但逐次循环电阻波动较大，是多数产品首选。
• 界面型（interface‑type）：通过氧空位迁移改变金属/氧化物界面势垒，无直通细丝，均一性好但开关比较小，适合模拟计算、多值存储。 不同公司在这一分岔上的选择，直接导致其在数字存储、模拟存内计算上的不同定位。

（2）选通与阵列架构 为避免阵列中的漏电流串扰，每个 ReRAM 单元需要串联选通器件：

• 1T1R（单管单阻）：晶体管作为选通管，与标准 CMOS 完全兼容，尺寸略大，适合嵌入式。
• 1S1R（单选通管单阻）：双向选通二极管（如氧化物阈值开关），面积更小，适合 3D 堆叠高密度独立式存储芯片（类似 Crosspoint 结构）。

（3）3D 堆叠潜力 ReRAM 是**后端工艺（BEOL）**兼容的器件，可直接架设在逻辑电路之上，不需要单独的前端工艺晶体管层。多层 MIM 堆叠可实现 3D Cross‑bar 结构，在单位硅面积上增加存储容量。3D 堆叠的难点在于每层特性的均一性和自上而下刻蚀的工艺精度。

（4）存内计算原理 利用基尔霍夫电流定律，在一个 ReRAM 交叉阵列上，同时施加多行电压，列线上的累加电流可直接完成矩阵-向量乘法（MVM），这是 AI 推理中最核心、最耗能的操作。这种模拟计算虽受噪声影响，但能效比可达几 TOPS/W 甚至更高，远胜数字电路。

（5）写入与擦除机制

• SET（编程至低阻）：施加正向电压（如 +1.5~+2.5 V），形成导电细丝，电流急剧增大，需要外部限流（current compliance）防止过热损坏。
• RESET（擦除至高阻）：施加负向或小幅正向电压脉冲（无严格限流），焦耳热熔断细丝，实现高阻态。
• 形成步骤（forming）：初次使用需要略高电压的“软击穿”以初始化导电通道，是工艺控制的关键，部分设计采用 forming‑free 材料工艺避免此步。

4. 关键参数

（1）单元面积与存储密度

• 1T1R 结构的单元面积取决于晶体管（在 40nm 节点下约 30~40 F²），不适合超高位密度；1S1R 无晶体管设计可做到 4 F²/层，3D 堆叠理想下可媲美 NAND。
• 量产消息：台积电 2024 年 VLSI 研讨会展示 16nm FinFET 兼容的 1T1R RRAM 宏，容量 1Mb，单元面积约 0.05 µm²（来源：TSMC 技术论文）。
• 公开资料未见 2025 年之前有哪家公布超过 8Gb 独立式 ReRAM 芯片的商用样品。

（2）读写延迟与带宽

• 读延迟：1030 ns（主流 1T1R，温度 25°C 下）；写延迟：2550 ns。均可在 DRAM 级别。
• 在多 Bank 并行读写下，理论带宽可达 100 GB/s 以上，用于近存缓存与 HBM 形成互补。

（3）耐久性（Endurance）

• 工业级产品（如嵌入 MCU）通常保证 10⁵~10⁶ 次写入。
• 实验室研究已实现 10¹² 次（使用 TaO x 或 HfO x 精细调控，2020 年 IEDM 报道）。
• 对于 AI 推理的权重存储，写入次数要求极低（权重更新极少），但训练场景需要>10¹² 次，ReRAM 当前在此场景尚不成熟。

（4）数据保持与工作温度

• 通常标称 10 年@85°C，车规级要求 20 年@150°C 数据保持，部分氧化物 ReRAM 在高温下细丝扩散导致阻态漂移，需额外纠错和刷新算法。
• Weebit Nano 2023 年公布其 SiO x 基 ReRAM 通过 125°C 下车规级认证预测试（来源：Weebit Nano 官网）。

（5）能耗指标

• 写入能量：0.1~1 pJ/bit（1T1R 细丝型）；读取能量更低至 10 fJ/bit 级别，显著优于 DRAM 刷新能耗（DRAM 需周期性刷新每单元约数十 pJ）。
• 存内计算模式下，一次 MVM 操作等效完成数百次乘法累加，系统能效比可达 500 TOPS/W 以上（清华大学 2023 年 Nature 论文，基于忆阻器阵列的存内计算芯片）。

（6）工艺节点与平台

• 主流量产/演示平台：台积电 40nm、28nm、22nm ULL（超低漏电）、16nm FinFET；GlobalFoundries 22FDX；联电 40nm。
• 截至 2024 年底，公开报道未见 7nm 以下 ReRAM 嵌入式 IP。

5. 技术路线

（1）材料体系路线

• HfO₂ 基：与高 K 金属栅（HKMG）工艺共用材料，代工厂接受度高，台积电、IMEC 主推。
• TaO x 基：耐久性和开关比优异，适合高可靠性亚微米级器件，美光早期专利较多。
• SiO x 基：Weebit Nano 核心技术，强调 forming‑free、专有掺杂，可在较高温度下保持数据，兼容代工厂标准 CMOS 流程。
• 其他：钙钛矿氧化物（如 PCMO）用于界面型忆阻器，适合模拟多值存储，但 CMOS 兼容性较差。

（2）存储单元架构路线

• 独立式 3D ReRAM（Crossbar 结构）：模仿 3D NAND 思路，采用 1S1R 无晶体管堆叠，面向高密度存储级内存（SCM）。三星、Crossbar 技术储备深厚，但成本与良率挑战大。
• 嵌入式 ReRAM（eReRAM）：在逻辑芯片上直接集成，做代码存储、安全密钥、AI 缓存。台积电、三星、GF 均提供代工选项，已用于少量 MCU 产品。
• 存内计算阵列：专门为模拟 MVM 设计的 2D 阵列，不要求每个单元都可精确读写，而是整体模拟输出，对应的设计方法和 EDA 工具链正处于学术向产业过渡。

（3）写入方案分歧

• 二元存储：单单元存 1 bit，性能最可靠，是当前商业化的起点。
• 多值存储（MLC）：用不同阻态存 2 bit 或更多，增大密度但需要超高精度的编程与读出电路，目前仅在实验室展示，量产可行性待验证。

（4）与竞争技术的交集 ReRAM 兼具 PCM 的密度（可堆叠） 与 MRAM 的速度，且无需重金属磁材，被视为潜在“通吃”方案。但多路线并存意味着标准与生态分裂，资本分散。

6. 上游：材料与设备

（1）关键材料

• 金属氧化物靶材：高纯 HfO₂、Ta₂O₅、AlO x 等靶材，要求纯度≥99.999%，供应商包括 JX 金属、Materion、霍尼韦尔、国内有研新材等。
• 电极材料：TiN 靶材（用于上下电极及阻挡层），Pt、Ru、W 等贵金属用于低电阻接触，部分 ReRAM 需要惰性电极防扩散。
• 特种前驱体：用于 ALD 沉积超薄氧化层的有机铪源、钽源，头部供应商如 Air Liquide、SAFC。
• 选通管材料：阈值开关常用 Te‑As‑Ge‑S 系硫系玻璃或 NbO x，涉及特殊靶材与蒸镀工艺，供应链极其狭窄。

（2）核心制造设备

• 薄膜沉积：原子层沉积（ALD）是制备均匀性 <1% 纳米级氧化层的绝对主力，全球主要玩家为 ASM、东京威力科创（TEL）、Lam Research。国内设备（如沈阳拓荆）尚在追赶 ALD 多片均匀性与重复性。
• 刻蚀设备：ReRAM 单元尺寸小，3D 堆叠需极高深宽比反应离子刻蚀（RIE），Lam 与 TEL 垄断市场。
• 快速热退火（RTP）：用于电铸 forming 等效工艺，精确控制毫秒级脉冲温度。
• 测试与可靠性筛选机台：ReRAM 需要纳秒级脉冲和 pA 级电流测量，Keysight、Keithley 提供半导体参数分析仪，专用高速自动化测试机台仍依赖定制或国产量测企业（如华峰测控等），但专用于 ReRAM 的测试方案公开报道未见成熟国产量产机台。

（3）设计 IP 与 EDA

• ReRAM 单元紧凑模型（Compact model）及工艺设计套件（PDK）掌握在代工厂和 IP 供应商手中。
• 存内计算架构的 EDA 工具远未标准化，Cadence、Synopsys 有初步工具链，但多为与大学合作项目，尚未提供完整签核流程。

7. 下游：从 AI 到边缘的落地场景

（1）AI 训练/推理加速卡的近存缓存 在 GPU/NPU 与 HBM 之间增加一层大容量、非易失 ReRAM 缓存，可存放预解压参数、中间激活，减少对 HBM 的读写压力。单卡功耗可降低 15~30%（来源：学术界估算，2022 年 Stanford 团队论文；实测产品尚未发布）。

（2）存内计算 AI 推理芯片 用 ReRAM 阵列直接存储神经网络权重并并行执行 MVM，去除了数据在处理器与存储器间搬运的功耗。适合低功耗边缘 AI，如关键词唤醒、人脸识别、图像分类等。国内已有至少 5 家企业宣布基于 RRAM 的存算一体芯片流片，但大多公开资料未见详细出货量数据。

（3）嵌入式非易失内存（eNVM） 替代 eFlash，用于 MCU、安全芯片、FPGA 配置存储器。优势是低功耗写入、可在更先进工艺（<28nm）实现，eFlash 受限于浮栅耐久与工艺微缩。代表案例：松下在 8 位 MCU 中集成 ReRAM 已小批量出货（2018 年起，2024 年仍在特定工业客户供应，来源：松下半导体新闻稿）。

（4）汽车电子与航空航天 车用 MCU 要求宽温、高可靠性，ReRAM 正在通过 AEC‑Q100 认证，主要玩家包括 Weebit Nano 与代工厂合作推进。航空级抗辐射 ReRAM 亦在研究，利用其非电荷存储的固有抗辐射优势。

（5）存储级内存（SCM）与持久内存 英特尔已将 3D XPoint 退出市场，留下 SCM 空白。ReRAM 有望以更低成本、更少层堆叠实现类似性能，但至少需要到 128 Gb 以上才有服务器成本竞争力，目前离此目标差距较大。

8. 受益公司（产业链关联方）

（1）逻辑代工厂

• 台积电（TSMC）：在 22nm、28nm 提供 eReRAM IP，2024 年推进 16nm RRAM 宏，潜在受益于 AIoT 和存内计算客户需求。
• GlobalFoundries：22FDX 平台与 Weebit Nano 合作紧密，目标车用与工业。
• 联电（UMC）：40nm eReRAM 平台可供客户使用，客户群以消费类 MCU 为主。

（2）IDM 与存储大厂

• 三星：全面布局新兴存储器，ReRAM 作为嵌入式 NOR 替代及 SCM 远期方案均有研究，进度与 MRAM 并重。
• 美光：早期布局 3D ReRAM（Cross‑point 类），但当前对外释放信息有限，截至 2024 年公开路线图上未单独列出 ReRAM 量产时间点。
• 铠侠 / 东芝：在 2010 年代与索尼合作早期芯片，现仍有 ReRAM 专利组合。
• 索尼、松下：各自有商用级微控制器内嵌 ReRAM 的经验，但规模微小。

（3）专业 IP 与设计公司

• Crossbar Inc.：握有数百项核心专利，对外授权 1T1R 及 3D 堆叠设计，已与若干中国及美国客户达成 IP 合作。
• Weebit Nano：SiOx 基 RRAM IP，已与 SkyWater、GlobalFoundries 等代工厂合作导入，2025 年目标大批量产。
• 若干中国初创：中科院微电子所孵化的项目，以及如后摩智能、知存科技（以 NOR Flash 存内计算为主，ReRAM 属于远期方向），ReRAM 存内计算初创多数在融资与工程演示阶段，公开销售收入未见。

（4）设备与材料厂商

• AMAT、Lam Research、TEL：ALD、刻蚀、热处理设备的核心供应商，若 ReRAM 投入大规模量产，设备订单将增加。
• 靶材厂商：JX 金属、Materion 等，以及国内的江丰电子、有研新材可能受益于高纯氧化物靶材需求增长。

（5）中国产业链

• 长江存储：在 3D NAND 以外探索新型存储，公开报道未披露详细 ReRAM 量产计划。
• 华为哈勃投资及中芯国际：通过资本或合作涉足存内计算 ReRAM 设计公司，但未公开具体工艺节点及容量。
• 科研机构关联企业：普遍处在早期技术转让阶段，无公开财务收入数据。

9. 市场规模

（1）新兴存储器整体盘子 据 Yole Group（现 Yole Intelligence, part of Yole Group）2024 年 6 月发布的《Emerging Non‑Volatile Memory 2024》报告（报告名称可能略有区别，数据口径：含 MRAM、PCM、FRAM/FeRAM、ReRAM、STT‑MRAM 等），2023 年全球新兴 NVM 市场约 8.5 亿美元，预计 2029 年达到 约 48 亿美元，年复合增长率约 33%。

（2）ReRAM 市场份额 该报告并未公开独立的 ReRAM 收入细分数字，仅指出 ReRAM 目前贡献微乎其微，主要收入来自 FRAM 和 MRAM/STT‑MRAM。预计随着嵌入式存内计算需求爆发，2028 年后 ReRAM 的占比将明显提升，但具体比例属于付费内容，公开资料未见。

（3）嵌入式非易失内存替代市场 据 Gartner 2023 年数据，eFlash 及相关嵌入式 NVM 市场约为 11~12 亿美元（口径：所有 MCU 和智能卡内嵌存储 IP 价值）。如果 eReRAM 在 <28nm 节点渗透率达到 10%，对应 1 亿+美元规模，但到 2025 年底尚未观察到该渗透趋势。

（4）存内计算 AI 芯片市场 每颗基于 ReRAM 的存算一体 AI SoC 中含有 ReRAM 位元数量巨大，芯片出货量若达千万级，会带来新型存储代工收入。然而 2024 年全球存算一体芯片出货绝大部分仍基于 NOR Flash 或 SRAM，ReRAM 相关出货可以忽略不计（依据公开产品发布信息推断）。咨询机构预测 2030 年存内计算 AI 芯片市场或达 500 亿美元（Yole 2024），若 ReRAM 分得 5% 份额，有望带来数十亿美元机会，但仅为远期假设。

10. 玩家对比

（1）台积电 vs 三星（代工与 IDM 双雄）

• 台积电：以嵌入式 eReRAM IP 服务客户，走 HfO₂ 路线，PDK 成熟，适合中小设计公司，已有多个 MCU 客户采用。
• 三星：自研自用为主，同时布局 ReRAM 和 MRAM，嵌入式和独立式均涉及，潜在市场是自家 AP 及边缘 AI，但对外代工生态不透明。

（2）Crossbar vs Weebit Nano（IP 授权赛道）

• Crossbar：专利密集，1T1R 与 1S1R 均开发，可提供 3D 堆叠参考设计，技术偏底层器件，强调可在先进节点实现，客户需较强工艺能力。
• Weebit Nano：基于 SiO x 的 forming‑free 技术在健壮性和热稳定性上发力，车规级验证进度领先，与 GF 等代工厂深度绑定，目标是让客户几乎“零改工艺”集成。

（3）美光 vs 铠侠（NAND 巨头延伸）

• 美光：大量 ReRAM 早期专利，但资源更聚焦于 DRAM 和 NAND，3D ReRAM 研发持续但优先级下调。
• 铠侠：与索尼合作过商用产品，现存专利和生产线可用于小规模特殊产品，公开策略偏向观望。

（4）中国科班 vs 海外归国派

• 中科院微电子所、清华大学等：器件和存内计算芯片论文量全球领先，部分成果正通过衍生企业转化，但专利商业化节奏慢于海外同行。
• 国内初创：团队背景强，但融资规模普遍在数亿元人民币级别，尚无一家实现千万级芯片出货，工艺依赖台积电或国内代工厂中试线。

（5）技术参数对比总结

• 写入耐久性：Weebit Nano 标称 10⁵~10⁶（25°C），Crossbar 宣称 10⁸+（实验室）。
• 单元大小：台积电 16nm 1T1R 单元 0.05 µm²；三维堆叠理论可<0.01 µm²/层。
• 功耗：所有玩家均宣传 pJ/bit 写入，但实际有 forming 等额外步骤，系统功耗需等产品发布方有实测。

11. 风险

（1）技术成熟度风险

• 细丝随机性：每次 SET/RESET 细丝的形态差异会导致电阻分布宽泛，需要额外 read‑verify 和 ECC 纠错，降低有效带宽。
• 扰动与串扰：频繁读写相邻单元会意外改写目标单元状态，尤其在高密度阵列中。
• 疲劳与老化：界面及电极退化导致窗口收窄，最终无法区分 0/1，寿命预测模型尚未标准化。

（2）量产良率

• 纳米级细丝的成核、断裂高度依赖工艺参数的纳米级控制和材料本征缺陷密度，一片 300 mm 晶圆中的缺陷可能导致数百万 bit 失效。截至 2024 年，公开资料未见任何厂家公布 8Gb 级 ReRAM 的商用良率。
• 3D 堆叠进一步增加刻蚀与对准难度，良率管理是商业化最大绊脚石。

（3）竞争技术挤压

• MRAM：速度极快，耐久性近乎无限，已开始替代 eFlash 和部分 SRAM，并得到格芯、三星、台积电量产支持，生态远成熟。
• PCM：密度和保持表现出色，虽是 3D XPoint 基础技术，但功耗高，现转向存内计算。
• FeRAM/FeFET：功耗更低，但难以极微缩。
• 反过来说，多技术并存导致 IP 碎片化，任何一方的突破都可能侵蚀 ReRAM 的潜在市场。

（4）生态与成本风险

• 缺少统一 JEDEC 标准，每家接口、电压、可靠性指标各异，客户验证成本极高。
• 初期产能有限，单 bit 成本远高于成熟 NAND 和 eFlash，在不用“存内计算”优势的场景下缺乏经济性。
• 设计环节的模型精度、模拟计算误差容限、软件编译器均不成熟。

（5）应用落地周期长

• AI 存内计算芯片尚在证明“大规模矩阵计算精度足够”的阶段，大量 weight 重载周期要求耐久性也需满足。若 AI 架构本身转向纯 Transformer 的大尺寸 KV Cache，对存内阵列尺寸要求急剧提高。
• 汽车、工业认证周期长达 3~5 年，短期无法贡献收入。

12. 误读纠偏

误读 1：“ReRAM 即将取代 NAND 或 DRAM。” 纠偏：ReRAM 定位是填补存储金字塔中速度与持久性的缝隙，而非替换现有大宗存储。独立式高密度 ReRAM 取代 NAND 需要百倍成本下降，短期内无可能。近存缓存层是更现实切入口。

误读 2：“中国已有企业大批量产 ReRAM 芯片。” 纠偏：国内科研论文水平高，但截至 2024 年底，公开资料未见任何中国大陆企业实现百万颗以上 ReRAM 商用芯片出货。多数仍处于 MPW（多项目晶圆）或工程样品阶段，良率与规模不明。

误读 3：“ReRAM 就是存内计算的唯一方案。” 纠偏：存内计算可用 SRAM、NOR Flash、MRAM、PCM 等实现，ReRAM 只是最具潜力的候选之一。系统架构选择取决于精度、能耗、成本权衡，并非所有存内计算皆依赖 ReRAM。

误读 4：“3D XPoint 的成功证明了 ReRAM 可行性。” 纠偏：3D XPoint 基于相变材料（PCM），虽同为电阻变化原理，但物理机制和材料截然不同，3D XPoint 的退市恰恰证明服务器持久内存市场的荆棘密布，ReRAM 不能简单对标。

误读 5：“越小的 RRAM 单元越可靠。” 纠偏：微缩的确降低单个细丝的随机波动，但增加了工艺缺陷敏感性和线间干扰，可靠性与节点并非单调关系，必须结合冗余设计和 ECC。

13. 最新事件（截至 2025 年第一季度）

• 2024 年 6 月 VLSI 技术研讨会：台积电与学界联合发表 16nm FinFET 兼容 1Mb RRAM 宏，读取时间 <10 ns，写入耐久 10⁶ 次，数据保持 10 年@125°C。标志先进逻辑节点嵌入式 RRAM 又进一步。（来源：VLSI 2024 会议摘要）
• 2024 年 9 月 Weebit Nano × SkyWater：宣布将 SiO x 基 ReRAM IP 扩展至 130nm BCD 工艺，瞄准高压车用与电源管理 IC 内嵌非易失存储。（来源：Weebit Nano 新闻稿）
• 2024 年 11 月 IEDM：中科院微电子所展示基于 TaO x 的 1S1R 交叉阵列，在 40nm 节点下实现 10Mb 规模，写入耐久 >10⁷，推进 3D 堆叠可行性。清华大学团队则在 Nature Communications 发表存内计算芯片，能效比 >100 TOPS/W。
• 2024 年 12 月 Crossbar 宣布完成新一轮融资，金额未透露，用于将其 1S1R 阵列推向早期伙伴量产验证。
• 2025 年 1 月 格芯宣布 22FDX eReRAM 平台已通过车规 AEC‑Q100 Grade 2 初步测试，预计 2025 年 Q3 提供完整可靠性认证数据。
• 中国大陆有 3~4 家 ReRAM 存内计算初创在 2024 年下半年完成流片并回片测试，但均未公布量产出货计划。

14. 跟踪指标

（1）技术成熟度指标

• JEDEC 或 ISO 等有无 ReRAM 标准化工作组成立，及其进展。
• 主要代工厂（台积电、GF、三星）的 PDK 更新，是否新增 eReRAM 选项及支持工艺节点。
• 三大顶会（ISSCC、VLSI、IEDM）每年论文的单元耐久性、阵列容量、3D 堆叠层数提升趋势。

（2）商务与落地指标

• IP 厂商（Weebit Nano、Crossbar）的授权客户数量及晶圆厂合作公告。
• 含有 eReRAM 的 MCU 或 AI SoC 产品是否进入量产，并公布实际手册保证参数。
• 批量出货的价格：当 Mb 成本接近 NOR Flash 的 2~3 倍以内时，渗透将加速。

（3）产业链投资与产能指标

• 内存大厂/代工厂 Capex 中明确分配到 ReRAM 的金额（财报或分析师日披露）。
• 设备供应商来自 RRAM 特定工艺的订单（如 ALD 专用腔体）