ReRAM

1. 3 秒看懂

• ReRAM = 用電阻值存 0/1 的非易失性儲存器，靠奈米級導電細絲的通斷實現高速切換。
• 核心優勢：納秒級讀寫、pJ 級能耗、可三維堆疊、與 CMOS 邏輯工藝天然相容，適合直接“騎在”處理器或 HBM 上方建置存內計算或高頻寬近存快取。
• 在 chain‑hbm 中的角色：扮演 HBM 與 GPU/CPU 之間的大容量、非易失、低延遲緩衝層，大幅減少資料搬運的能耗與延遲，是破解 AI“儲存牆”的關鍵候選技術。

2. 3 分鐘產業解釋

（1）怎麼用一句話給投資人講清楚？ ReRAM 是“掉電不丟資料、讀寫比 NAND 快千倍、比 DRAM 省電”的新型半導體儲存，一旦在 AI 加速卡中找到價效比位置，將重構從片外快取到嵌入式儲存的價值分配。

（2）產業鏈位勢

• 上游：特種金屬氧化物靶材、原子層沉積（ALD）與反應離子刻蝕裝置、選通管材料。
• 中游：儲存單元設計與智慧財產權（IP）、IDM 或晶圓代工廠的工藝整合（多為 28nm 以上特殊工藝，逐步下探至 16nm FinFET）。
• 下游：AI 加速卡中間快取層、物聯網嵌入式非易失記憶體、汽車電子安全儲存、未來存算一體晶片的權重儲存器。

（3）技術成熟度 截至 2024 年底，全球 ReRAM 普遍處於工程樣品 / 小批次利基市場階段。密度方面，已示範的獨立式晶片在 Mb 級到低 Gb 級，嵌入式 IP 多為 Kb 至 8Mb 範圍（Weebit Nano 2024 年 22FDX 平台演示 8Mb RRAM 宏，來源：Weebit Nano 官網）。尚未出現單晶片達 10 Gb 以上的商用產品。

（4）代表公司與格局

• 國際大廠：美光、三星、鎧俠、索尼、松下，多作為技術儲備或嵌入式應用。
• 專業 IP 公司：Crossbar（美國）、Weebit Nano（以色列），專注對外授權。
• 代工廠：台積電（提供 22nm / 28nm RRAM 嵌入式 IP）、GlobalFoundries、聯電等。
• 中國：中科院微電子所、清華大學、復旦大學等科研機構推進器件與存算一體架構，產業端尚在早期匯入。

（5）關鍵數字摘要（均標明年份）

• 新興非易失性儲存器整體市場：2023 年約 8.5 億美元（Yole Group，2024 年報告，口徑：含 MRAM、PCM、FRAM、ReRAM 等），ReRAM 單獨營收公開資料未見獨立細分數字。
• 典型寫入耐久性：10⁶10¹² 次（實驗室資料可達 10¹²，商業化產品保證值通常在 10⁵10⁶ 次，依據不同材料和代工平台，來源：ISSCC 歷年論文）。
• 讀寫延遲：讀 1050 ns，寫 10100 ns，遠優於 NAND（微秒～毫秒），與 DRAM 接近或稍慢。

3. 技術原理

ReRAM 的基本單元為金屬-絕緣體-金屬（MIM）三明治結構。通常下電極為 TiN 或 Pt，絕緣層為二元金屬氧化物（如 HfO₂、Ta₂O₅、SiO₂），上電極為 TiN、Ta 等。施加不同極性或幅值的電壓脈衝，絕緣層內部會在電場驅動下生成或斷裂直徑僅數奈米的導電細絲（Conductive Filament），從而在高阻態（HRS，邏輯 0） 與低阻態（LRS，邏輯 1） 之間可逆切換。

（1）細絲型與介面型分岔

• 絲狀導電（filamentary）：導電細絲隨機形成，驅動電流小，開關比大（>10³），但逐次迴圈電阻波動較大，是多數產品首選。
• 介面型（interface‑type）：通過氧空位遷移改變金屬/氧化物介面勢壘，無直通細絲，均一性好但開關比較小，適合模擬計算、多值儲存。 不同公司在這一分岔上的選擇，直接導致其在數字儲存、模擬存內計算上的不同定位。

（2）選通與陣列架構 為避免陣列中的漏電流串擾，每個 ReRAM 單元需要串聯選通器件：

• 1T1R（單管單阻）：電晶體作為選通管，與標準 CMOS 完全相容，尺寸略大，適合嵌入式。
• 1S1R（單選通管單阻）：雙向選通二極體（如氧化物閾值開關），面積更小，適合 3D 堆疊高密度獨立式儲存晶片（類似 Crosspoint 結構）。

（3）3D 堆疊潛力 ReRAM 是**後端工藝（BEOL）**相容的器件，可直接架設在邏輯電路之上，不需要單獨的前端工藝電晶體層。多層 MIM 堆疊可實現 3D Cross‑bar 結構，在單位矽面積上增加儲存容量。3D 堆疊的難點在於每層特性的均一性和自上而下刻蝕的工藝精度。

（4）存內計算原理 利用基爾霍夫電流定律，在一個 ReRAM 交叉陣列上，同時施加多行電壓，列線上的累加電流可直接完成矩陣-向量乘法（MVM），這是 AI 推論中最核心、最耗能的操作。這種模擬計算雖受噪聲影響，但能效比可達幾 TOPS/W 甚至更高，遠勝數位電路。

（5）寫入與擦除機制

• SET（程式設計至低阻）：施加正向電壓（如 +1.5~+2.5 V），形成導電細絲，電流急劇增大，需要外部限流（current compliance）防止過熱損壞。
• RESET（擦除至高阻）：施加負向或小幅正向電壓脈衝（無嚴格限流），焦耳熱熔斷細絲，實現高阻態。
• 形成步驟（forming）：初次使用需要略高電壓的“軟擊穿”以初始化導電通道，是工藝控制的關鍵，部分設計採用 forming‑free 材料工藝避免此步。

4. 關鍵引數

（1）單元面積與儲存密度

• 1T1R 結構的單元面積取決於電晶體（在 40nm 節點下約 30~40 F²），不適合超高位密度；1S1R 無電晶體設計可做到 4 F²/層，3D 堆疊理想下可媲美 NAND。
• 量產訊息：台積電 2024 年 VLSI 研討會展示 16nm FinFET 相容的 1T1R RRAM 宏，容量 1Mb，單元面積約 0.05 µm²（來源：TSMC 技術論文）。
• 公開資料未見 2025 年之前有哪家公佈超過 8Gb 獨立式 ReRAM 晶片的商用樣品。

（2）讀寫延遲與頻寬

• 讀延遲：1030 ns（主流 1T1R，溫度 25°C 下）；寫延遲：2550 ns。均可在 DRAM 級別。
• 在多 Bank 並行讀寫下，理論頻寬可達 100 GB/s 以上，用於近存快取與 HBM 形成互補。

（3）耐久性（Endurance）

• 工業級產品（如嵌入 MCU）通常保證 10⁵~10⁶ 次寫入。
• 實驗室研究已實現 10¹² 次（使用 TaO x 或 HfO x 精細調控，2020 年 IEDM 報道）。
• 對於 AI 推論的權重儲存，寫入次數要求極低（權重更新極少），但訓練場景需要>10¹² 次，ReRAM 當前在此場景尚不成熟。

（4）資料保持與工作溫度

• 通常標稱 10 年@85°C，車規級要求 20 年@150°C 資料保持，部分氧化物 ReRAM 在高溫下細絲擴散導致阻態漂移，需額外糾錯和重新整理演算法。
• Weebit Nano 2023 年公佈其 SiO x 基 ReRAM 通過 125°C 下車規級認證預測試（來源：Weebit Nano 官網）。

（5）能耗指標

• 寫入能量：0.1~1 pJ/bit（1T1R 細絲型）；讀取能量更低至 10 fJ/bit 級別，顯著優於 DRAM 重新整理能耗（DRAM 需週期性重新整理每單元約數十 pJ）。
• 存內計算模式下，一次 MVM 操作等效完成數百次乘法累加，系統能效比可達 500 TOPS/W 以上（清華大學 2023 年 Nature 論文，基於憶阻器陣列的存內計算晶片）。

（6）工藝節點與平台

• 主流量產/演示平台：台積電 40nm、28nm、22nm ULL（超低漏電）、16nm FinFET；GlobalFoundries 22FDX；聯電 40nm。
• 截至 2024 年底，公開報道未見 7nm 以下 ReRAM 嵌入式 IP。

5. 技術路線

（1）材料體系路線

• HfO₂ 基：與高 K 金屬柵（HKMG）工藝共用材料，代工廠接受度高，台積電、IMEC 主推。
• TaO x 基：耐久性和開關比優異，適合高可靠性亞微米級器件，美光早期專利較多。
• SiO x 基：Weebit Nano 核心技術，強調 forming‑free、專有摻雜，可在較高溫度下保持資料，相容代工廠標準 CMOS 流程。
• 其他：鈣鈦礦氧化物（如 PCMO）用於介面型憶阻器，適合模擬多值儲存，但 CMOS 相容性較差。

（2）儲存單元架構路線

• 獨立式 3D ReRAM（Crossbar 結構）：模仿 3D NAND 思路，採用 1S1R 無電晶體堆疊，面向高密度儲存級記憶體（SCM）。三星、Crossbar 技術儲備深厚，但成本與良率挑戰大。
• 嵌入式 ReRAM（eReRAM）：在邏輯晶片上直接整合，做程式碼儲存、安全金鑰、AI 快取。台積電、三星、GF 均提供代工選項，已用於少量 MCU 產品。
• 存內計算陣列：專門為模擬 MVM 設計的 2D 陣列，不要求每個單元都可精確讀寫，而是整體模擬輸出，對應的設計方法和 EDA 工具鏈正處於學術向產業過渡。

（3）寫入方案分歧

• 二元儲存：單單元存 1 bit，效能最可靠，是當前商業化的起點。
• 多值儲存（MLC）：用不同阻態存 2 bit 或更多，增大密度但需要超高精度的程式設計與讀出電路，目前僅在實驗室展示，量產可行性待驗證。

（4）與競爭技術的交集 ReRAM 兼具 PCM 的密度（可堆疊） 與 MRAM 的速度，且無需重金屬磁材，被視為潛在“通吃”方案。但多路線並存意味著標準與生態分裂，資本分散。

6. 上游：材料與裝置

（1）關鍵材料

• 金屬氧化物靶材：高純 HfO₂、Ta₂O₅、AlO x 等靶材，要求純度≥99.999%，供應商包括 JX 金屬、Materion、霍尼韋爾、國內有研新材等。
• 電極材料：TiN 靶材（用於上下電極及阻擋層），Pt、Ru、W 等貴金屬用於低電阻接觸，部分 ReRAM 需要惰性電極防擴散。
• 特種前驅體：用於 ALD 沉積超薄氧化層的有機鉿源、鉭源，頭部供應商如 Air Liquide、SAFC。
• 選通管材料：閾值開關常用 Te‑As‑Ge‑S 系硫系玻璃或 NbO x，涉及特殊靶材與蒸鍍工藝，供應鏈極其狹窄。

（2）核心製造裝置

• 薄膜沉積：原子層沉積（ALD）是製備均勻性 <1% 奈米級氧化層的絕對主力，全球主要玩家為 ASM、東京威力科創（TEL）、Lam Research。國內裝置（如瀋陽拓荊）尚在追趕 ALD 多片均勻性與重複性。
• 刻蝕裝置：ReRAM 單元尺寸小，3D 堆疊需極高深寬比反應離子刻蝕（RIE），Lam 與 TEL 壟斷市場。
• 快速熱退火（RTP）：用於電鑄 forming 等效工藝，精確控制毫秒級脈衝溫度。
• 測試與可靠性篩選機臺：ReRAM 需要納秒級脈衝和 pA 級電流測量，Keysight、Keithley 提供半導體引數分析儀，專用高速自動化測試機臺仍依賴定製或國產量測企業（如華峰測控等），但專用於 ReRAM 的測試方案公開報道未見成熟國產量產機臺。

（3）設計 IP 與 EDA

• ReRAM 單元緊湊模型（Compact model）及工藝設計套件（PDK）掌握在代工廠和 IP 供應商手中。
• 存內計算架構的 EDA 工具遠未標準化，Cadence、Synopsys 有初步工具鏈，但多為與大學合作專案，尚未提供完整籤核流程。

7. 下游：從 AI 到邊緣的落地場景

（1）AI 訓練/推論加速卡的近存快取 在 GPU/NPU 與 HBM 之間增加一層大容量、非易失 ReRAM 快取，可存放預解壓引數、中間啟用，減少對 HBM 的讀寫壓力。單卡功耗可降低 15~30%（來源：學術界估算，2022 年 Stanford 團隊論文；實測產品尚未釋出）。

（2）存內計算 AI 推論晶片 用 ReRAM 陣列直接儲存神經網路權重並並行執行 MVM，去除了資料在處理器與儲存器間搬運的功耗。適合低功耗邊緣 AI，如關鍵詞喚醒、人臉識別、影像分類等。國內已有至少 5 家企業宣佈基於 RRAM 的存算一體晶片流片，但大多公開資料未見詳細出貨量資料。

（3）嵌入式非易失記憶體（eNVM） 替代 eFlash，用於 MCU、安全晶片、FPGA 配置儲存器。優勢是低功耗寫入、可在更先進工藝（<28nm）實現，eFlash 受限於浮柵耐久與工藝微縮。代表案例：松下在 8 位 MCU 中整合 ReRAM 已小批量出貨（2018 年起，2024 年仍在特定工業客戶供應，來源：松下半導體新聞稿）。

（4）汽車電子與航空航天 車用 MCU 要求寬溫、高可靠性，ReRAM 正在通過 AEC‑Q100 認證，主要玩家包括 Weebit Nano 與代工廠合作推進。航空級抗輻射 ReRAM 亦在研究，利用其非電荷儲存的固有抗輻射優勢。

（5）儲存級記憶體（SCM）與持久記憶體 英特爾已將 3D XPoint 退出市場，留下 SCM 空白。ReRAM 有望以更低成本、更少層堆疊實現類似效能，但至少需要到 128 Gb 以上才有伺服器成本競爭力，目前離此目標差距較大。

8. 受益公司（產業鏈關聯方）

（1）邏輯代工廠

• 台積電（TSMC）：在 22nm、28nm 提供 eReRAM IP，2024 年推進 16nm RRAM 宏，潛在受益於 AIoT 和存內計算客戶需求。
• GlobalFoundries：22FDX 平台與 Weebit Nano 合作緊密，目標車用與工業。
• 聯電（UMC）：40nm eReRAM 平台可供客戶使用，客戶群以消費類 MCU 為主。

（2）IDM 與儲存大廠

• 三星：全面版面配置新興儲存器，ReRAM 作為嵌入式 NOR 替代及 SCM 遠期方案均有研究，進度與 MRAM 並重。
• 美光：早期版面配置 3D ReRAM（Cross‑point 類），但當前對外釋放資訊有限，截至 2024 年公開路線圖上未單獨列出 ReRAM 量產時間點。
• 鎧俠 / 東芝：在 2010 年代與索尼合作早期晶片，現仍有 ReRAM 專利組合。
• 索尼、松下：各自有商用級微控制器內嵌 ReRAM 的經驗，但規模微小。

（3）專業 IP 與設計公司

• Crossbar Inc.：握有數百項核心專利，對外授權 1T1R 及 3D 堆疊設計，已與若干中國及美國客戶達成 IP 合作。
• Weebit Nano：SiOx 基 RRAM IP，已與 SkyWater、GlobalFoundries 等代工廠合作匯入，2025 年目標大批次產。
• 若干中國初創：中科院微電子所孵化的專案，以及如後摩智慧、知存科技（以 NOR Flash 存內計算為主，ReRAM 屬於遠期方向），ReRAM 存內計算初創多數在融資與工程演示階段，公開銷售營收未見。

（4）裝置與材料廠商

• AMAT、Lam Research、TEL：ALD、刻蝕、熱處理裝置的核心供應商，若 ReRAM 投入大規模量產，裝置訂單將增加。
• 靶材廠商：JX 金屬、Materion 等，以及國內的江豐電子、有研新材可能受益於高純氧化物靶材需求增長。

（5）中國產業鏈

• 長江儲存：在 3D NAND 以外探索新型儲存，公開報道未揭露詳細 ReRAM 量產計劃。
• 華為哈勃投資及中芯國際：通過資本或合作涉足存內計算 ReRAM 設計公司，但未公開具體工藝節點及容量。
• 科研機構關聯企業：普遍處在早期技術轉讓階段，無公開財務營收資料。

9. 市場規模

（1）新興儲存器整體盤子 據 Yole Group（現 Yole Intelligence, part of Yole Group）2024 年 6 月釋出的《Emerging Non‑Volatile Memory 2024》報告（報告名稱可能略有區別，資料口徑：含 MRAM、PCM、FRAM/FeRAM、ReRAM、STT‑MRAM 等），2023 年全球新興 NVM 市場約 8.5 億美元，預計 2029 年達到 約 48 億美元，年複合增長率約 33%。

（2）ReRAM 市場份額 該報告並未公開獨立的 ReRAM 營收細分數字，僅指出 ReRAM 目前貢獻微乎其微，主要營收來自 FRAM 和 MRAM/STT‑MRAM。預計隨著嵌入式存內計算需求爆發，2028 年後 ReRAM 的佔比將明顯提升，但具體比例屬於付費內容，公開資料未見。

（3）嵌入式非易失記憶體替代市場 據 Gartner 2023 年資料，eFlash 及相關嵌入式 NVM 市場約為 11~12 億美元（口徑：所有 MCU 和智慧卡內嵌儲存 IP 價值）。如果 eReRAM 在 <28nm 節點滲透率達到 10%，對應 1 億+美元規模，但到 2025 年底尚未觀察到該滲透趨勢。

（4）存內計算 AI 晶片市場 每顆基於 ReRAM 的存算一體 AI SoC 中含有 ReRAM 位元數量巨大，晶片出貨量若達千萬級，會帶來新型儲存代工營收。然而 2024 年全球存算一體晶片出貨絕大部分仍基於 NOR Flash 或 SRAM，ReRAM 相關出貨可以忽略不計（依據公開產品釋出資訊推斷）。諮詢機構預測 2030 年存內計算 AI 晶片市場或達 500 億美元（Yole 2024），若 ReRAM 分得 5% 份額，有望帶來數十億美元機會，但僅為遠期假設。

10. 玩家對比

（1）台積電 vs 三星（代工與 IDM 雙雄）

• 台積電：以嵌入式 eReRAM IP 服務客戶，走 HfO₂ 路線，PDK 成熟，適合中小設計公司，已有多個 MCU 客戶採用。
• 三星：自研自用為主，同時版面配置 ReRAM 和 MRAM，嵌入式和獨立式均涉及，潛在市場是自家 AP 及邊緣 AI，但對外代工生態不透明。

（2）Crossbar vs Weebit Nano（IP 授權賽道）

• Crossbar：專利密集，1T1R 與 1S1R 均開發，可提供 3D 堆疊參考設計，技術偏底層器件，強調可在先進節點實現，客戶需較強工藝能力。
• Weebit Nano：基於 SiO x 的 forming‑free 技術在健壯性和熱穩定性上發力，車規級驗證進度領先，與 GF 等代工廠深度繫結，目標是讓客戶幾乎“零改工藝”整合。

（3）美光 vs 鎧俠（NAND 巨頭延伸）

• 美光：大量 ReRAM 早期專利，但資源更聚焦於 DRAM 和 NAND，3D ReRAM 研發持續但優先順序下調。
• 鎧俠：與索尼合作過商用產品，現存專利和生產線可用於小規模特殊產品，公開策略偏向觀望。

（4）中國科班 vs 海外歸國派

• 中科院微電子所、清華大學等：器件和存內計算晶片論文量全球領先，部分成果正通過衍生企業轉化，但專利商業化節奏慢於海外同行。
• 國內初創：團隊背景強，但融資規模普遍在數億元人民幣級別，尚無一家實現千萬級晶片出貨，工藝依賴台積電或國內代工廠中試線。

（5）技術引數對比總結

• 寫入耐久性：Weebit Nano 標稱 10⁵~10⁶（25°C），Crossbar 宣稱 10⁸+（實驗室）。
• 單元大小：台積電 16nm 1T1R 單元 0.05 µm²；三維堆疊理論可<0.01 µm²/層。
• 功耗：所有玩家均宣傳 pJ/bit 寫入，但實際有 forming 等額外步驟，系統功耗需等產品釋出方有實測。

11. 風險

（1）技術成熟度風險

• 細絲隨機性：每次 SET/RESET 細絲的形態差異會導致電阻分佈寬泛，需要額外 read‑verify 和 ECC 糾錯，降低有效頻寬。
• 擾動與串擾：頻繁讀寫相鄰單元會意外改寫目標單元狀態，尤其在高密度陣列中。
• 疲勞與老化：介面及電極退化導致視窗收窄，最終無法區分 0/1，壽命預測模型尚未標準化。

（2）量產良率

• 奈米級細絲的成核、斷裂高度依賴工藝引數的奈米級控制和材料本徵缺陷密度，一片 300 mm 晶圓中的缺陷可能導致數百萬 bit 失效。截至 2024 年，公開資料未見任何廠家公佈 8Gb 級 ReRAM 的商用良率。
• 3D 堆疊進一步增加刻蝕與對準難度，良率管理是商業化最大絆腳石。

（3）競爭技術擠壓

• MRAM：速度極快，耐久性近乎無限，已開始替代 eFlash 和部分 SRAM，並得到格芯、三星、台積電量產支援，生態遠成熟。
• PCM：密度和保持表現出色，雖是 3D XPoint 基礎技術，但功耗高，現轉向存內計算。
• FeRAM/FeFET：功耗更低，但難以極微縮。
• 反過來說，多技術並存導致 IP 碎片化，任何一方的突破都可能侵蝕 ReRAM 的潛在市場。

（4）生態與成本風險

• 缺少統一 JEDEC 標準，每家介面、電壓、可靠性指標各異，客戶驗證成本極高。
• 初期產能有限，單 bit 成本遠高於成熟 NAND 和 eFlash，在不用“存內計算”優勢的場景下缺乏經濟性。
• 設計環節的模型精度、模擬計算誤差容限、軟體編譯器均不成熟。

（5）應用落地週期長

• AI 存內計算晶片尚在證明“大規模矩陣計算精度足夠”的階段，大量 weight 過載週期要求耐久性也需滿足。若 AI 架構本身轉向純 Transformer 的大尺寸 KV Cache，對存內陣列尺寸要求急劇提高。
• 汽車、工業認證週期長達 3~5 年，短期無法貢獻營收。

12. 誤讀糾偏

誤讀 1：“ReRAM 即將取代 NAND 或 DRAM。” 糾偏：ReRAM 定位是填補儲存金字塔中速度與永續性的縫隙，而非替換現有大宗儲存。獨立式高密度 ReRAM 取代 NAND 需要百倍成本下降，短期內無可能。近存快取層是更現實切入口。

誤讀 2：“中國已有企業大批次產 ReRAM 晶片。” 糾偏：國內科研論文水平高，但截至 2024 年底，公開資料未見任何中國大陸企業實現百萬顆以上 ReRAM 商用晶片出貨。多數仍處於 MPW（多專案晶圓）或工程樣品階段，良率與規模不明。

誤讀 3：“ReRAM 就是存內計算的唯一方案。” 糾偏：存內計算可用 SRAM、NOR Flash、MRAM、PCM 等實現，ReRAM 只是最具潛力的候選之一。系統架構選擇取決於精度、能耗、成本權衡，並非所有存內計算皆依賴 ReRAM。

誤讀 4：“3D XPoint 的成功證明了 ReRAM 可行性。” 糾偏：3D XPoint 基於相變材料（PCM），雖同為電阻變化原理，但物理機制和材料截然不同，3D XPoint 的退市恰恰證明伺服器持久記憶體市場的荊棘密佈，ReRAM 不能簡單對標。

誤讀 5：“越小的 RRAM 單元越可靠。” 糾偏：微縮的確降低單個細絲的隨機波動，但增加了工藝缺陷敏感性和線間干擾，可靠性與節點並非單調關係，必須結合冗餘設計和 ECC。

13. 最新事件（截至 2025 年第一季度）

• 2024 年 6 月 VLSI 技術研討會：台積電與學界聯合發表 16nm FinFET 相容 1Mb RRAM 宏，讀取時間 <10 ns，寫入耐久 10⁶ 次，資料保持 10 年@125°C。標誌先進邏輯節點嵌入式 RRAM 又進一步。（來源：VLSI 2024 會議摘要）
• 2024 年 9 月 Weebit Nano × SkyWater：宣佈將 SiO x 基 ReRAM IP 擴充套件至 130nm BCD 工藝，瞄準高壓車用與電源管理 IC 內嵌非易失儲存。（來源：Weebit Nano 新聞稿）
• 2024 年 11 月 IEDM：中科院微電子所展示基於 TaO x 的 1S1R 交叉陣列，在 40nm 節點下實現 10Mb 規模，寫入耐久 >10⁷，推進 3D 堆疊可行性。清華大學團隊則在 Nature Communications 發表存內計算晶片，能效比 >100 TOPS/W。
• 2024 年 12 月 Crossbar 宣佈完成新一輪融資，金額未透露，用於將其 1S1R 陣列推向早期夥伴量產驗證。
• 2025 年 1 月 格芯宣佈 22FDX eReRAM 平台已通過車規 AEC‑Q100 Grade 2 初步測試，預計 2025 年 Q3 提供完整可靠性認證資料。
• 中國大陸有 3~4 家 ReRAM 存內計算初創在 2024 年下半年完成流片並回片測試，但均未公佈量產出貨計劃。

14. 追蹤指標

（1）技術成熟度指標

• JEDEC 或 ISO 等有無 ReRAM 標準化工作組成立，及其進展。
• 主要代工廠（台積電、GF、三星）的 PDK 更新，是否新增 eReRAM 選項及支援工藝節點。
• 三大頂會（ISSCC、VLSI、IEDM）每年論文的單元耐久性、陣列容量、3D 堆疊層數提升趨勢。

（2）商務與落地指標

• IP 廠商（Weebit Nano、Crossbar）的授權客戶數量及晶圓廠合作公告。
• 含有 eReRAM 的 MCU 或 AI SoC 產品是否進入量產，並公佈實際手冊保證引數。
• 批量出貨的價格：當 Mb 成本接近 NOR Flash 的 2~3 倍以內時，滲透將加速。

（3）產業鏈投資與產能指標

• 記憶體大廠/代工廠 Capex 中明確分配到 ReRAM 的金額（財報或分析師日揭露）。
• 裝置供應商來自 RRAM 特定工藝的訂單（如 ALD 專用腔體）