RISC-V

3秒看懂

RISC‑V 是一个开放、模块化的精简指令集架构（ISA），允许任何人免费使用、修改和扩展，无需向单一商业实体支付授权费。它为 AI 时代“定制计算单元”提供了自由度极高的底座：设计者可以围绕深度学习负载，自由添加向量、矩阵甚至专用张量指令扩展，而不受任何闭源 ISA 的掣肘。

3分钟产业解释

RISC‑V 并不是某一家公司制造的芯片，而是一套描述“芯片如何理解并执行软件”的公共语言规范。其核心价值在于打破指令集授权的封闭模式：以往高性能 CPU 几乎必须向 ARM 或 x86 阵营缴纳不菲的架构授权费（且无权修改核心 ISA），RISC‑V 则以开源许可将这个门槛降为零。

在深度学习领域，这直接催生了一种新的芯片设计范式。AI 算法日新月异，模型结构的变化（如 Transformer、各种归一化、稀疏化）常常要求硬件支持新的数据格式（如 FP8、Int4），或者特定的运算模式。基于 RISC‑V 的 AI 加速器可以按需自定义指令扩展，通过原生的向量（Vector）引擎或自定义矩阵乘单元，在保持控制任务通用性的同时，实现接近专用 ASIC 的能效。同时，开源的编译器（GCC/LLVM）和 runtime 生态，让这些新指令能够快速获得软件栈支撑。由此，RISC‑V 成为从边缘端智能传感器、推理卡到云侧流处理加速器的热门选择。

15分钟专家深入

设计哲学如何服务深度学习的软硬协同

• 基础整数指令集的精简：RV32I/RV64I 只提供约 40 条基础指令，乱序执行和超标量处理由具体微架构实现，不对高性能设计设限。
• 模块化标准扩展：最关键的是 V 扩展（向量）。V 扩展采用类似于 Cray‑1 的长向量处理模型，向量长度可在运行时配置（VLEN），同一条代码无需因为宽度变化（128‑bit / 256‑bit / 512‑bit）而重编译，对 CNN 的卷积、Transformer 的 Attention 计算极为友好。RISC‑V 国际基金会还在推动 矩阵乘加速器接口 工作组，以规范 AI 专用计算单元与标量/向量核的协同。
• 非标准“杀手锏”扩展：因为 ISA 开放，企业可以定义私有或半公开的扩展。例如，一个面向推荐系统推理的 SoC 可以在 RISC‑V 核旁边挂接一个自制张量加速器，并在指令中插入若干定制指令（如 tmm.l.fp16 形式的矩阵加载/乘加），编译器能够直接生成这样的指令而不破坏上层框架兼容性。这种自由度是 x86 和 ARM 架构生态很难做到的（后者只允许极少数合作伙伴调整指令集，且需要重新谈判授权）。

在深度学习落地中的硬件形态

• 协处理器/前端核心：在大型 AI 加速卡（训练/推理）上，RISC‑V 核常用作标量引擎或管理核，负责负载调度、控制流和异常处理，而向量/矩阵单元作为协处理器工作。例如 Tenstorrent 的处理器采用 RISC‑V 核心管理其 Tensix 核心的数据流。
• 单芯片全栈加速：如业界出现了多核 RISC‑V 向量处理器芯片，直接执行神经网络推理，不依赖外部 Host CPU。平头哥的玄铁 C910/C920 系列以及“无剑”平台已实现多核向量配置，支持 Linux，可运行 TensorFlow Lite 等推理框架。
• 软硬件接口：通过 RISC‑V 矢量本征函数 或 定制内联汇编 在 Halide/TVM 等调度器中优化算子；部分框架如 ONNX Runtime 已经开始添加 RISC‑V 向量后端支持。

技术原理（最深）

RISC‑V ISA 本身不是微架构实现，而是一纸规范。分析其与深度学习最相关的机理，需从指令集分层与向量处理模型切入。

基础分层

┌──────────────────────────────┐
│      应用 / AI 框架         │
├──────────────────────────────┤
│  向量数学库 (e.g. RVV 2.0) │
├──────────────────────────────┤
│  编译器支持 (GCC/LLVM)      │
├──────┬──────┬──────┬────────┤
│ I    │ M    │ F/D  │ V      │  标准扩展
│(整数)│(乘除)│(浮点)│(向量)  │
├──────┴──────┴──────┼────────┤
│ 自定义加速器接口 (X)      │  非标准扩展
└────────────────────┴────────┘
            ↑
    CPU 核微架构 (顺序/乱序)

V 扩展深度分析（1.0 版本已批准）

V 扩展不是固定宽度的 SIMD，而是矢量长度无关（Vector Length Agnostic）的处理方案。程序一次描述对一个向量的操作，硬件根据自身向量寄存器宽度（VLEN，最小要求 128 位）拆分成若干“strip”循环执行。以简单向量加法为例：

vsetvli t0, a0, e32, m4   # 设置向量长度，元素 32 位，使用 4 个向量寄存器组
vle32.v v4, (a1)          # 装入向量 a 到 v4
vle32.v v8, (a2)          # 装入向量 b 到 v8
vfadd.vv v12, v4, v8      # 向量浮点加
vse32.v v12, (a3)         # 存回结果

向量寄存器组可以按需组合（LMUL），形成更大的逻辑向量以提升计算访存比；提供预测（mask）和归约、集中分散（gather/scatter）指令，这些对于处理稀疏矩阵和变长序列（如 NLP 模型中不同句子长度）至关重要。GPU 中的 warp 执行模式需要处理分支发散，而 RVV 的预测执行直接按 mask 省略不参与的 lane，天然适合带 padding 或稀疏的计算。

自定义 AI 指令扩展机制

RISC‑V 预留了 4 个 Custom 操作码空间（custom0～custom3），设计者可以直接编码专用指令。例如深度学习中，可定义：

• TMI（Tile‑Multiply‑Int8）：针对矩阵分块的乘加指令，包含基地址、维度、数据格式，硬件内部触发脉动阵列或张量核心。
• Load‑weight‑compressed：直接解压权重流到计算单元，指令格式指示压缩算法类型。 这种扩展不会同标准生态冲突，因为标准软件不知道这些指令时，会通过库函数回退到纯 V 扩展实现。

与 GPU 指令模型的本质不同

RISC‑V 的向量处理仍是指令级显式的，而非 GPU 的线程块+调度器模型。这意味着对于规则度不高的算子（如 Beam Search、动态形状算子），RISC‑V 核的低开销分支和快速中断响应有优势；而对极度规则的矩阵乘，往往需要耦合专用的脉动阵列来弥补横向计算宽度不足的缺陷，仅靠向量核可能效率不及同等芯片面积的 GPU 多核共享内存结构。

技术演进史

• 2010 年：加州大学伯克利分校的 Krste Asanović 教授团队启动 RISC‑V 项目，最初作为教学与研究用短周期处理器。
• 2015 年：RISC‑V 基金会成立，成员包括 Google、NVIDIA、Qualcomm 等，转变为社区驱动的标准组织。
• 2016‑2018 年：先后冻结基本整数 ISA 和浮点扩展，多家 IP 公司（SiFive、Andes）推出商业核 IP。
• 2019‑2020 年：中国厂商大规模涌入，阿里巴巴平头哥发布玄铁 910 高性能核；欧洲处理器倡议（EPI）将 RISC‑V 纳入百亿亿次超级计算加速器设计；国际基金会迁移至瑞士以保持开放中立。
• 2021 年：向量扩展 v1.0 正式批准，标志 RISC‑V 具备了官方高效数据并行指令集，直接利好 AI/ML 领域。
• 2022‑2024 年：算能推出 64 核 RISC‑V 服务器芯片 SG2042；Tenstorrent 发布基于 RISC‑V 的 AI 加速卡；Ventana 推出数据中心级 Veyron V1 核心；大量智能手表、SSD 控制器、5G 小基站等用上 RISC‑V 微控器。
• 当前：RISC‑V 正从 IoT 和嵌入式向 AI 推理、网络处理器、自动驾驶域控制器等更高价值领域渗透，同时矩阵扩展工作组与 AI 加速器通信协议 的制定成为焦点。

技术路线对比（量化表）

以下为 RISC‑V 与主流 ISA 在 AI/深度学习应用维度的定性对比，因无法获取具体实测数据，性能/功耗均以相对级别标注。

上下游

上游：IP 与设计自动化

• IP 核供应商：SiFive（高性能乱序核到嵌入式核）、Andes Technology（中国大陆大量客户）、晶心科技、芯来科技（主打自主可控 32/64 位核）。产出 RTL 代码，供客户集成。
• EDA 工具链：Cadence、Synopsys 均已支持 RISC‑V 核的验证、综合；开源工具链（如 Chisel/Verilator）也扮演重要角色，因为学术和初创团队能低成本起步。

中游：SoC 设计与制造

• 芯片设计企业：平头哥（玄铁系列处理器，从 MCU 到边缘 AI SoC）、算能（SG2042 服务器芯片大量集成向量单元，面向推理）、Esperanto（专注 AI 的数千核 RISC‑V 芯片）、Ventana（高性能 Chiplet 方案）、Tenstorrent（AI 训练/推理卡内含 RISC‑V 管理核与数据流处理器）、中科院计算所“香山”（开源高性能 RISC‑V 核）等。
• 流片制造：多采用台积电、三星、中芯国际的成熟或先进制程，视应用从 180nm 到 7nm/6nm 均有。

下游：系统软件与 AI 框架

• 编译器与基础库：GCC 13/LLVM 16 以上已稳定支持 RVV 内部函数，glibc/OpenBLAS 已完成向量化移植。
• 操作系统：Linux 主线内核从 5.x 起支持 RISC‑V，Android 正式纳入支持（Android 12+ 开始 AOSP 通用内核已支持 RISC‑V）。
• AI 编译与推理框架：Apache TVM 已加入 RVV 后端，可通过自动调优生成向量代码；ONNX Runtime 为 RISC‑V 提供了执行提供者；TensorFlow Lite 通过 XNNPACK 或自定义委托能运行 RISC‑V 优化算子；PyTorch 虽然尚未官方完整支持 RISC‑V 设备端训练，但通过 torch.compile 的用户定义后端和 Inductor，可生成运行在 RISC‑V 上的代码。
• 典型终端应用：智能摄像头（视觉 AI）、TWS 耳机（语音唤醒/降噪）、智能家居网关（本地 NLP）、工控边缘推理盒、车载 MCU 安全区域 AI 监控。

关键指标

评价一款 RISC‑V 处理器在深度学习场景的表现，核心定性指标如下：

• 向量宽度与吞吐：VLEN 是决定数据级并行度的硬指标，典型高端核 VLEN 为 512‑bit 或更高（具体数值与各公司实现相关，[未充分披露]）。每周期可完成几次向量乘加决定了算力密度。
• 自定义扩展的耦合效率：CPU 核与自有张量加速器之间的带宽、延迟和指令同步开销。设计优秀的方案可让标量/向量/矩阵单元在同一个乱序执行体下工作，减少数据搬运。
• 功耗/能效：在同等推理吞吐下，RISC‑V 向量方案通常比同制程 Cortex‑A 系列有更好的面积能效比，源自较少的传统冗长指令集硬件开销，但缺乏广泛第三方实测对比[行业估算]。
• 内存子系统：对 AI 负载，cache 大小、预取器设计、HBM/LPDDR 带宽比核心是否跑得快更关键。因此芯片级设计比 ISA 本身更重要。
• 软件栈完整度：向量化算子库 (e.g. RVV 版 BLAS、CNN 卷积 kernel) 的覆盖率，以及能否透明接入主流 AI 框架，直接决定芯片是否“能用”。目前主流边缘 AI 模型（MobileNet, ResNet, BERT‑tiny）已能运行，但大模型推理的支持仍在快速演进。

供需与市场数据

由于无法获取实时联网数据，依据行业趋势定性描述：

• 需求端：边缘 AI 芯片市场增长强劲（据多家研究机构预测，年复合增长率达 20% 以上，但本报告未获取确切数值）。物联网设备数量迈向数百亿级，对可以“AI 觉醒”的 MCU 或低功耗 SoC 需求激增。RISC‑V 凭借免授权费、可自由添加 AI 指令扩展的特性，成为替代 ARM Cortex‑M/Cortex‑A 的极具吸引力的选项。此外受地缘供应链多元化影响，大量中国企业、欧洲芯片公司正将 RISC‑V 作为第二或第一架构来源。
• 供给端：至 2024‑2025 年，RISC‑V 芯片出货量据非官方渠道称累计已达百亿颗量级（多数为低端 MCU），AI 相关的高性能 RISC‑V 芯片也进入量产和试用期。IP 授权、芯片定制需求带动一批设计服务公司成长。EDA 和 IP 生态快速成熟，形成了一个正反馈：芯片越多，软件投入越大；软件生态越好，越多芯片采用。
• 结构性驱动力：AI 模型正朝着“小模型边缘化 + 云侧大模型”两极发展，边缘侧对可定制、低功耗、安全的处理器核心有着源源不断的需求，RISC‑V 恰好卡位这一空间。

代表公司与资本映射

• IP 与核设计
  • SiFive：RISC‑V 商业化先驱，提供从微控制器到性能级乱序 CPU 核的完整产品线。获 Intel、高通等投资，估值一度超 25 亿美元。
  • Andes Technology（晶心科技）：台湾上市公司，深耕 RISC‑V 核 IP，AI 向量核如 NX27V、AX45MPV 广泛应用于 AIoT。
  • 芯来科技：中国大陆新兴 RISC‑V IP 厂商，已为众多本土 MCU 厂商供货。
• AI 加速器芯片
  • 平头哥半导体（阿里旗下）：玄铁系列处理器（C910、C920）集成 RVV 0.7/1.0 实现，配套“无剑”SoC 平台，重兵投入 AI 推理边缘与云端。
  • 算能：推出百核级 RISC‑V 服务器芯片，面向大规模 AI 推理，提供全栈编译工具（LLVM 基于）。
  • Esperanto：设计 ET‑SoC‑1 等数千个低功耗 RISC‑V 向量核的 AI 推理卡，对标 GPU 能效。
  • Ventana Micro Systems：专注于基于 Chiplet 的数据中心 RISC‑V CPU，旨在与 EPYC、Ampere 等竞品争夺云原生和 AI 流处理市场。
  • Tenstorrent：在 AI 加速器中采用 RISC‑V 作为控制平面和数据流管理核心，提供完整的训练与推理卡。
• 工具与平台
  • IAR Systems、SEGGER：推出 RISC‑V 编译器/调试器，补齐嵌入式 AI 开发环境。
  • 各大云厂商：AWS 已在 Nitro 卡的一些控制器中用 RISC‑V 微核，对未来自研 AI 芯片的指令体系选择可能产生影响。

投资逻辑

机会与催化剂

1. 边缘 AI 爆发：智能穿戴、工业传感、智慧家居等领域需要 AI 赋能的轻量级处理器。RISC‑V 的可定制、低成本、低功耗天然匹配这一碎片化市场，IP 公司和定制化芯片设计服务将迎来持续需求。
2. 自主可控与全球化合规：RISC‑V 的开源与中立基金会属性，使其成为中美、欧洲等地区企业规避出口管制风险的战略性架构。越是在先进工艺受限的地区，用架构创新（如自定义 AI 扩展）实现“降维设计”的动力越强。
3. 数据中心差异化加速：云厂商正寻求自研 AI 芯片以降低成本，RISC‑V 为其提供了一个可以深度定制且不受供应商锁定的基础控制核，配合自研的矩阵加速器或向量核集群，可构建独特的高效能推理方案。Ventana 等公司的 Chiplet 方案进一步降低了进入服务器 CPU 的门槛。

风险与挑战

• 生态碎片化：过度自由的指令扩展可能造成“一片一软件”，导致操作系统和工具链难以统一维护，开发者不愿意针对每个硬件重写底层库。
• 技术性能上限：纯向量核在处理超大矩阵时，效率仍面临 GPU 张量核心和专用 NPU 的强劲竞争。必须证明在成本与功耗约束下能够提供足够有竞争力的 TCO。
• 软件人才荒漠：尽管生态发展迅速，但熟悉 RISC‑V 向量优化、AI 编译器调试的工程师仍极为稀缺，这是大规模商用的隐形成本。
• 资本市场波动：部分初期高估值的 IP 公司在 IP 授权模式上面临价格战和“大客户自研”的威胁，若不能持续证明 IP 的差异化和粘性，估值可能回调。

常见误读纠偏

误读 1：“RISC‑V 性能不如 ARM，做不了 AI” 芯片性能由微架构设计、制程工艺和功耗预算决定，指令集只是软硬件接口。理论上 RISC‑V 可以设计出同 ARM Cortex‑X 系列相仿甚至更激进的高性能微架构（乱序超标量、预测执行等），已有原型和产品证明其在同功耗下能提供等量级的 AI 推理吞吐。性能差异主要来自设计投入和生态优化程度，并非 ISA 根源限制。

误读 2：“RISC‑V 完全开源，可以随便用，没有专利风险” 虽然 RISC‑V 指令集规范本身以 Creative Commons Attribution 4.0 International License (CC BY 4.0) 开放，允许商用且不强制回吐修改，但这不意味任意实现都不会侵犯第三方的微架构技术专利。任何一个现代高性能 CPU（无论 ARM、x86 还是 RISC‑V）都涉及大量分支预测、缓存一致性、超标量调度等实现专利。实现者仍需像对待 ARM 一样部署专利评估与防御策略，只是无需为 ISA 本身付费。(来源: 行业法律普遍认知)

误读 3：“RISC‑V 只能做生态的配角，AI 还得靠 GPU” 当前训练几乎依赖 GPU，无可否认。但在 AI 推理，尤其边缘和端侧推理中，RISC‑V 向量处理器或集成了 AI 加速器的 SoC 正在成为独立的主角。非常多单板计算机和 IoT 网关已可直接用 RISC‑V 芯片完成视觉、语音推理，不需要任何 GPU。并且这种自定义 SoC 与 ASIC 的界限越来越模糊，RISC‑V 充当了“软硬件融合”的骨架。

学习路径

入门 RISC‑V 并面向深度学习加速，建议分四步：

1. 指令集基础：通读《RISC‑V 指令集手册》Volume 1（无特权架构），重点理解基本整数模块和 V 扩展的运作思想，不需要背诵全部指令。
2. 实践平台：入手一款带 V 扩展支持（或支持模拟 V 扩展）的开发板或 QEMU 虚拟机，如平头哥发布的开发板或 SiFive HiFive 系列。在 Linux 上用 C 语言配合 RVV 内联函数编写简单的向量乘法、池化 kernel。
3. 编译器介入：学习如何向 LLVM/GCC 添加自定义指令，通过简单的 __attribute__((target("arch=+custom_ext"))) 和自定义内联，感受软硬结合流程。研读 TVM/ONNX Runtime 中 RISC‑V 后端的实现，理解如何将 AI 算子映射到向量指令。
4. 系统级设计（进阶）：若拥有 FPGA 开发环境，尝试使用 Rocket Chip 或香山处理器开源代码，集成一个自定义的矩阵加速器，并设计对应的编译器和用户空间驱动。这是从“用芯片”到“造芯片”的关键一跃。

一句话总结

RISC‑V 不是一个性能标签，而是一张能让深度学习加速器设计从“听命于某一家厂商指令集更新”到“按数学需求自主定义硬件语言”的入场券，它正在将 AI 芯片的创新权，重新分配回每一个懂算法的团队手中。

延伸阅读与来源

• RISC‑V 国际基金会：riscv.org（获取最新批准的规格与矩阵扩展工作组动态）
• “香山”开源高性能 RISC‑V 处理器：中国科学院计算技术研究所（https://github.com/OpenXiangShan/XiangShan）
• 平头哥半导体玄铁处理器与“无剑”平台：www.t-head.cn
• SiFive AI/ML 解决方案：sifive.com/technology/ai-ml
• Andes AI 向量处理器：www.andestech.com
• Apache TVM RISC‑V 后端文档：tvm.apache.org/docs/how_to/tune_with_autotvm
• ONNX Runtime RISC‑V 执行提供者：github.com/microsoft/onnxruntime

注：本页撰写时，即时联网搜索未成功，文中所有具体技术能力、性能和出货量等数据均为基于公开领域知识的行业常见水平描述，未标注具体来源的数字均属于定性分析或行业估算，引用数值请以各公司最新财务报告及 RISC‑V 国际基金会官方数据为准。