RISC-V
3秒看懂
RISC‑V 是一個開放、模組化的精簡指令集架構（ISA），允許任何人免費使用、修改和擴充套件，無需向單一商業實體支付授權費。它為 AI 時代“定製計算單元”提供了自由度極高的底座：設計者可以圍繞深度學習負載，自由新增向量、矩陣甚至專用張量指令擴充套件，而不受任何閉源 ISA 的掣肘。
3分鐘產業解釋
RISC‑V 並不是某一家公司製造的晶片，而是一套描述“晶片如何理解並執行軟體”的公共語言規範。其核心價值在於打破指令集授權的封閉模式：以往高效能 CPU 幾乎必須向 ARM 或 x86 陣營繳納不菲的架構授權費（且無權修改核心 ISA），RISC‑V 則以開源許可將這個門檻降為零。
在深度學習領域，這直接催生了一種新的晶片設計範式。AI 演算法日新月異，模型結構的變化（如 Transformer、各種歸一化、稀疏化）常常要求硬體支援新的資料格式（如 FP8、Int4），或者特定的運算模式。基於 RISC‑V 的 AI 加速器可以按需自定義指令擴充套件，通過原生的向量（Vector）引擎或自定義矩陣乘單元，在保持控制任務通用性的同時，實現接近專用 ASIC 的能效。同時，開源的編譯器（GCC/LLVM）和 runtime 生態，讓這些新指令能夠快速獲得軟體棧支撐。由此，RISC‑V 成為從邊緣端智慧感測器、推論卡到雲端側流處理加速器的熱門選擇。
15分鐘專家深入
設計哲學如何服務深度學習的軟硬協同
- 基礎整數指令集的精簡：RV32I/RV64I 只提供約 40 條基礎指令，亂序執行和超標量處理由具體微架構實現，不對高效能設計設限。
- 模組化標準擴充套件：最關鍵的是 V 擴充套件（向量）。V 擴展采用類似於 Cray‑1 的長向量處理模型，向量長度可在執行時配置（VLEN），同一條程式碼無需因為寬度變化（128‑bit / 256‑bit / 512‑bit）而重編譯，對 CNN 的卷積、Transformer 的 Attention 計算極為友好。RISC‑V 國際基金會還在推動 矩陣乘加速器介面 工作組，以規範 AI 專用計算單元與標量/向量核的協同。
- 非標準“殺手鐧”擴充套件：因為 ISA 開放，企業可以定義私有或半公開的擴充套件。例如，一個面向推薦系統推論的 SoC 可以在 RISC‑V 核旁邊掛接一個自制張量加速器，並在指令中插入若干定製指令（如
tmm.l.fp16形式的矩陣載入/乘加），編譯器能夠直接生成這樣的指令而不破壞上層架構相容性。這種自由度是 x86 和 ARM 架構生態很難做到的（後者只允許極少數合作伙伴調整指令集，且需要重新談判授權）。
在深度學習落地中的硬體形態
- 協處理器/前端核心：在大型 AI 加速卡（訓練/推論）上，RISC‑V 核常用作標量引擎或管理核，負責負載排程、控制流和異常處理，而向量/矩陣單元作為協處理器工作。例如 Tenstorrent 的處理器採用 RISC‑V 核心管理其 Tensix 核心的資料流。
- 單晶片全棧加速：如業界出現了多核 RISC‑V 向量處理器晶片，直接執行神經網路推論，不依賴外部 Host CPU。平頭哥的玄鐵 C910/C920 系列以及“無劍”平台已實現多核向量配置，支援 Linux，可執行 TensorFlow Lite 等推論架構。
- 軟硬體介面：通過 RISC‑V 向量本徵函式 或 定製內聯彙編 在 Halide/TVM 等排程器中最佳化運算元；部分架構如 ONNX Runtime 已經開始新增 RISC‑V 向量後端支援。
技術原理（最深）
RISC‑V ISA 本身不是微架構實現，而是一紙規範。分析其與深度學習最相關的機理，需從指令集分層與向量處理模型切入。
基礎分層
┌──────────────────────────────┐
│ 應用 / AI 架構 │
├──────────────────────────────┤
│ 向量數學庫 (e.g. RVV 2.0) │
├──────────────────────────────┤
│ 編譯器支援 (GCC/LLVM) │
├──────┬──────┬──────┬────────┤
│ I │ M │ F/D │ V │ 標準擴充套件
│(整數)│(乘除)│(浮點)│(向量) │
├──────┴──────┴──────┼────────┤
│ 自定義加速器介面 (X) │ 非標準擴充套件
└────────────────────┴────────┘
↑
CPU 核微架構 (順序/亂序)V 擴充套件深度分析（1.0 版本已批准）
V 擴充套件不是固定寬度的 SIMD，而是向量長度無關（Vector Length Agnostic）的處理方案。程式一次描述對一個向量的操作，硬體根據自身向量暫存器寬度（VLEN，最小要求 128 位）拆分成若干“strip”迴圈執行。以簡單向量加法為例：
vsetvli t0, a0, e32, m4 # 設定向量長度，元素 32 位，使用 4 個向量暫存器組
vle32.v v4, (a1) # 裝入向量 a 到 v4
vle32.v v8, (a2) # 裝入向量 b 到 v8
vfadd.vv v12, v4, v8 # 向量浮點加
vse32.v v12, (a3) # 存回結果向量暫存器組可以按需組合（LMUL），形成更大的邏輯向量以提升計算訪存比；提供預測（mask）和歸約、集中分散（gather/scatter）指令，這些對於處理稀疏矩陣和變長序列（如 NLP 模型中不同句子長度）至關重要。GPU 中的 warp 執行模式需要處理分支發散，而 RVV 的預測執行直接按 mask 省略不參與的 lane，天然適合帶 padding 或稀疏的計算。
自定義 AI 指令擴充套件機制
RISC‑V 預留了 4 個 Custom 操作碼空間（custom0～custom3），設計者可以直接編碼專用指令。例如深度學習中，可定義：
- TMI（Tile‑Multiply‑Int8）：針對矩陣分塊的乘加指令，包含基地址、維度、資料格式，硬體內部觸發脈動陣列或張量核心。
- Load‑weight‑compressed：直接解壓權重流到計算單元，指令格式指示壓縮演算法型別。 這種擴充套件不會同標準生態衝突，因為標準軟體不知道這些指令時，會通過庫函式回退到純 V 擴充套件實現。
與 GPU 指令模型的本質不同
RISC‑V 的向量處理仍是指令級顯式的，而非 GPU 的執行緒塊+排程器模型。這意味著對於規則度不高的運算元（如 Beam Search、動態形狀運算元），RISC‑V 核的低開銷分支和快速中斷響應有優勢；而對極度規則的矩陣乘，往往需要耦合專用的脈動陣列來彌補橫向計算寬度不足的缺陷，僅靠向量核可能效率不及同等晶片面積的 GPU 多核共享記憶體結構。
技術演進史
- 2010 年：加州大學伯克利分校的 Krste Asanović 教授團隊啟動 RISC‑V 專案，最初作為教學與研究用短週期處理器。
- 2015 年：RISC‑V 基金會成立，成員包括 Google、NVIDIA、Qualcomm 等，轉變為社群驅動的標準組織。
- 2016‑2018 年：先後凍結基本整數 ISA 和浮點擴充套件，多家 IP 公司（SiFive、Andes）推出商業核 IP。
- 2019‑2020 年：中國廠商大規模湧入，阿里巴巴平頭哥釋出玄鐵 910 高效能核；歐洲處理器倡議（EPI）將 RISC‑V 納入百億億次超級計算加速器設計；國際基金會遷移至瑞士以保持開放中立。
- 2021 年：向量擴充套件 v1.0 正式批准，標誌 RISC‑V 具備了官方高效資料並行指令集，直接利好 AI/ML 領域。
- 2022‑2024 年：算能推出 64 核 RISC‑V 伺服器晶片 SG2042；Tenstorrent 釋出基於 RISC‑V 的 AI 加速卡；Ventana 推出資料中心級 Veyron V1 核心；大量智慧手錶、SSD 控制器、5G 小基站等用上 RISC‑V 微控器。
- 當前：RISC‑V 正從 IoT 和嵌入式向 AI 推論、網路處理器、自動駕駛域控制器等更高價值領域滲透，同時矩陣擴充套件工作組與 AI 加速器通訊協議 的制定成為焦點。
技術路線對比（量化表）
以下為 RISC‑V 與主流 ISA 在 AI/深度學習應用維度的定性對比，因無法獲取具體實測資料，效能/功耗均以相對級別標註。
| 維度 | RISC‑V | ARM (A/R‑profile) | x86‑64 | GPU ISA (如 CUDA/PTX) |
|---|---|---|---|---|
| 開放性與授權 | 完全開源，免版稅，可自行擴充套件 | 商業授權，需支付前期授權費+版稅，不允許私自定義新指令 | Intel/AMD 交叉獨佔，不對外授權 | 指令集多與廠商繫結，程式設計模型開放但硬體實現封閉 |
| 指令集擴充套件靈活性 | 極高，原生支援自定義標準/非標準擴充套件 | 極低，僅 Architecture License 持有者可定義，需重新談判 | 極低，只能通過增加新 ISA 特性迭代 | 較高（PTX 為虛擬 ISA），但物理指令集封閉 |
| 向量/資料並行範式 | 可變長度向量 (RVV)，程式碼不依賴寬度，可帶預測與聚集 | 固定寬度 NEON/SVE (SVE 可變長但與 RVV 設計哲學不同)，歷史包袱重 | AVX512/AMX，固定寬度，向 AMX 矩陣過渡 | SIMT 模型，執行緒塊執行，擅長密集規則並行 |
| AI 運算元加速方式 | 標準向量 + 自定義矩陣/Tensor 指令 | NEON/SVE + 可選合作伙伴的矩陣擴充套件（如 Mali GPU 配合） | AVX512_VNNI, AMX，指令集更新受 Intel 節奏控制 | 專用 Tensor Core 指令，與廠商晶片深度耦合 |
| 效能上限適合領域 | 從超低功耗 MCU 到伺服器級均可設計；向量核能效在推論時接近中端 GPU，但大規模訓練仍需外部加速器[無據估算] | 行動端主導，伺服器端的 Neoverse 系列可處理 AI 推論流，訓練較少用 | 資料中心推論和輕量級訓練；AMX 顯著提升矩陣吞吐 | 訓練與大規模推論主導；單卡浮點算力數量級領先 |
| 軟體生態成熟度 | 迅速追趕：Linux/GCC/LLVM 全面支援，Android/AOSP 已接受 RISC‑V 為 Tier‑1 架構；AI 架構如 PyTorch (通過 torch.compile 間接) 和 ONNX Runtime 有初步支援，但最佳化運算元庫仍不及 CUDA | 極成熟，Android/iOS 原生，TFLite/ARM NN 完善 | 極成熟，Intel oneDNN 最佳化，龐大 x86 伺服器部署 | CUDA 生態獨大，cuDNN/cuBLAS 極高效 |
| 自主可控與地緣風險 | 極高，不受單一國家出口管制約束（基金會瑞士實體） | 依賴 ARM (軟銀/輝達收購未成後獨立)；受出口管制影響 | 受美國出口管制，對部分國家限售 | 絕大多數高階 GPU 受美國管制 |
上下游
上游：IP 與設計自動化
- IP 核供應商：SiFive（高效能亂序核到嵌入式核）、Andes Technology（中國大陸大量客戶）、晶心科技、芯來科技（主打自主可控 32/64 位核）。產出 RTL 程式碼，供客戶整合。
- EDA 工具鏈：Cadence、Synopsys 均已支援 RISC‑V 核的驗證、綜合；開源工具鏈（如 Chisel/Verilator）也扮演重要角色，因為學術和初創團隊能低成本起步。
中游：SoC 設計與製造
- 晶片設計企業：平頭哥（玄鐵系列處理器，從 MCU 到邊緣 AI SoC）、算能（SG2042 伺服器晶片大量整合向量單元，面向推論）、Esperanto（專注 AI 的數千核 RISC‑V 晶片）、Ventana（高效能 Chiplet 方案）、Tenstorrent（AI 訓練/推論卡內含 RISC‑V 管理核與資料流處理器）、中科院計算所“香山”（開源高效能 RISC‑V 核）等。
- 流片製造：多采用台積電、三星、中芯國際的成熟或先進製程，視應用從 180nm 到 7nm/6nm 均有。
下游：系統軟體與 AI 架構
- 編譯器與基礎庫：GCC 13/LLVM 16 以上已穩定支援 RVV 內部函式，glibc/OpenBLAS 已完成向量化移植。
- 作業系統：Linux 主線核心從 5.x 起支援 RISC‑V，Android 正式納入支援（Android 12+ 開始 AOSP 通用核心已支援 RISC‑V）。
- AI 編譯與推論架構：Apache TVM 已加入 RVV 後端，可通過自動調優生成向量程式碼；ONNX Runtime 為 RISC‑V 提供了執行提供者；TensorFlow Lite 通過 XNNPACK 或自定義委託能執行 RISC‑V 最佳化運算元；PyTorch 雖然尚未官方完整支援 RISC‑V 裝置端訓練，但通過
torch.compile的使用者定義後端和 Inductor，可生成執行在 RISC‑V 上的程式碼。 - 典型終端應用：智慧攝像頭（視覺 AI）、TWS 耳機（語音喚醒/降噪）、智慧家居閘道器（本地 NLP）、工控邊緣推論盒、車載 MCU 安全區域 AI 監控。
關鍵指標
評價一款 RISC‑V 處理器在深度學習場景的表現，核心定性指標如下：
- 向量寬度與吞吐：VLEN 是決定資料級並行度的硬指標，典型高階核 VLEN 為 512‑bit 或更高（具體數值與各公司實現相關，[未充分揭露]）。每週期可完成幾次向量乘加決定了算力密度。
- 自定義擴充套件的耦合效率：CPU 核與自有張量加速器之間的頻寬、延遲和指令同步開銷。設計優秀的方案可讓標量/向量/矩陣單元在同一個亂序執行體下工作，減少資料搬運。
- 功耗/能效：在同等推論吞吐下，RISC‑V 向量方案通常比同製程 Cortex‑A 系列有更好的面積能效比，源自較少的傳統冗長指令集硬體開銷，但缺乏廣泛第三方實測對比[行業估算]。
- 記憶體子系統：對 AI 負載，cache 大小、預取器設計、HBM/LPDDR 頻寬比核心是否跑得快更關鍵。因此晶片級設計比 ISA 本身更重要。
- 軟體棧完整度：向量化運算元庫 (e.g. RVV 版 BLAS、CNN 卷積 kernel) 的覆蓋率，以及能否透明接入主流 AI 架構，直接決定晶片是否“能用”。目前主流邊緣 AI 模型（MobileNet, ResNet, BERT‑tiny）已能執行，但大型模型推論的支援仍在快速演進。
供需與市場資料
由於無法獲取即時聯網資料，依據行業趨勢定性描述：
- 需求端：邊緣 AI 晶片市場增長強勁（據多家研究機構預測，年複合增長率達 20% 以上，但本報告未獲取確切數值）。物聯網裝置數量邁向數百億級，對可以“AI 覺醒”的 MCU 或低功耗 SoC 需求激增。RISC‑V 憑藉免授權費、可自由新增 AI 指令擴充套件的特性，成為替代 ARM Cortex‑M/Cortex‑A 的極具吸引力的選項。此外受地緣供應鏈多元化影響，大量中國企業、歐洲晶片公司正將 RISC‑V 作為第二或第一架構來源。
- 供給端：至 2024‑2025 年，RISC‑V 晶片出貨量據非官方渠道稱累計已達百億顆量級（多數為低端 MCU），AI 相關的高效能 RISC‑V 晶片也進入量產和試用期。IP 授權、晶片定製需求帶動一批設計服務公司成長。EDA 和 IP 生態快速成熟，形成了一個正反饋：晶片越多，軟體投入越大；軟體生態越好，越多晶片採用。
- 結構性驅動力：AI 模型正朝著“小模型邊緣化 + 雲端側大型模型”兩極發展，邊緣側對可定製、低功耗、安全的處理器核心有著源源不斷的需求，RISC‑V 恰好卡位這一空間。
代表公司與資本對映
- IP 與核設計
- SiFive：RISC‑V 商業化先驅，提供從微控制器到效能級亂序 CPU 核的完整產品線。獲 Intel、高通等投資，估值一度超 25 億美元。
- Andes Technology（晶心科技）：臺灣上市公司，深耕 RISC‑V 核 IP，AI 向量核如 NX27V、AX45MPV 廣泛應用於 AIoT。
- 芯來科技：中國大陸新興 RISC‑V IP 廠商，已為眾多本土 MCU 廠商供貨。
- AI 加速器晶片
- 平頭哥半導體（阿里旗下）：玄鐵系列處理器（C910、C920）整合 RVV 0.7/1.0 實現，配套“無劍”SoC 平台，重兵投入 AI 推論邊緣與雲端端。
- 算能：推出百核級 RISC‑V 伺服器晶片，面向大規模 AI 推論，提供全棧編譯工具（LLVM 基於）。
- Esperanto：設計 ET‑SoC‑1 等數千個低功耗 RISC‑V 向量核的 AI 推論卡，對標 GPU 能效。
- Ventana Micro Systems：專注於基於 Chiplet 的資料中心 RISC‑V CPU，旨在與 EPYC、Ampere 等競品爭奪雲端原生和 AI 流處理市場。
- Tenstorrent：在 AI 加速器中採用 RISC‑V 作為控制平面和資料流管理核心，提供完整的訓練與推論卡。
- 工具與平台
- IAR Systems、SEGGER：推出 RISC‑V 編譯器/偵錯程式，補齊嵌入式 AI 開發環境。
- 各大雲端廠商：AWS 已在 Nitro 卡的一些控制器中用 RISC‑V 微核，對未來自研 AI 晶片的指令體系選擇可能產生影響。
投資邏輯
機會與催化劑
- 邊緣 AI 爆發：智慧穿戴、工業感測、智慧家居等領域需要 AI 賦能的輕量級處理器。RISC‑V 的可定製、低成本、低功耗天然匹配這一碎片化市場，IP 公司和定製化晶片設計服務將迎來持續需求。
- 自主可控與全球化合規：RISC‑V 的開源與中立基金會屬性，使其成為中美、歐洲等地區企業規避出口管制風險的戰略性架構。越是在先進工藝受限的地區，用架構創新（如自定義 AI 擴充套件）實現“降維設計”的動力越強。
- 資料中心差異化加速：雲端廠商正尋求自研 AI 晶片以降低成本，RISC‑V 為其提供了一個可以深度定製且不受供應商鎖定的基礎控制核，配合自研的矩陣加速器或向量核叢集，可建置獨特的高效能推論方案。Ventana 等公司的 Chiplet 方案進一步降低了進入伺服器 CPU 的門檻。
風險與挑戰
- 生態碎片化：過度自由的指令擴充套件可能造成“一片一軟體”，導致作業系統和工具鏈難以統一維護，開發者不願意針對每個硬體重寫底層庫。
- 技術性能上限：純向量核在處理超大矩陣時，效率仍面臨 GPU 張量核心和專用 NPU 的強勁競爭。必須證明在成本與功耗約束下能夠提供足夠有競爭力的 TCO。
- 軟體人才荒漠：儘管生態發展迅速，但熟悉 RISC‑V 向量最佳化、AI 編譯器除錯的工程師仍極為稀缺，這是大規模商用的隱形成本。
- 資本市場波動：部分初期高估值的 IP 公司在 IP 授權模式上面臨價格戰和“大客戶自研”的威脅，若不能持續證明 IP 的差異化和粘性，估值可能回撥。
常見誤讀糾偏
誤讀 1：“RISC‑V 效能不如 ARM，做不了 AI” 晶片效能由微架構設計、製程工藝和功耗預算決定，指令集只是軟硬體介面。理論上 RISC‑V 可以設計出同 ARM Cortex‑X 系列相仿甚至更激進的高效能微架構（亂序超標量、預測執行等），已有原型和產品證明其在同功耗下能提供等量級的 AI 推論吞吐。效能差異主要來自設計投入和生態最佳化程度，並非 ISA 根源限制。
誤讀 2：“RISC‑V 完全開源，可以隨便用，沒有專利風險” 雖然 RISC‑V 指令集規範本身以 Creative Commons Attribution 4.0 International License (CC BY 4.0) 開放，允許商用且不強制回吐修改，但這不意味任意實現都不會侵犯第三方的微架構技術專利。任何一個現代高效能 CPU（無論 ARM、x86 還是 RISC‑V）都涉及大量分支預測、快取一致性、超標量排程等實現專利。實現者仍需像對待 ARM 一樣部署專利評估與防禦策略，只是無需為 ISA 本身付費。(來源: 行業法律普遍認知)
誤讀 3：“RISC‑V 只能做生態的配角，AI 還得靠 GPU” 當前訓練幾乎依賴 GPU，無可否認。但在 AI 推論，尤其邊緣和端側推論中，RISC‑V 向量處理器或集成了 AI 加速器的 SoC 正在成為獨立的主角。非常多單板計算機和 IoT 閘道器已可直接用 RISC‑V 晶片完成視覺、語音推論，不需要任何 GPU。並且這種自定義 SoC 與 ASIC 的界限越來越模糊，RISC‑V 充當了“軟硬體融合”的骨架。
學習路徑
入門 RISC‑V 並面向深度學習加速，建議分四步：
- 指令集基礎：通讀《RISC‑V 指令集手冊》Volume 1（無特權架構），重點理解基本整數模組和 V 擴充套件的運作思想，不需要背誦全部指令。
- 實踐平台：入手一款帶 V 擴充套件支援（或支援模擬 V 擴充套件）的開發板或 QEMU 虛擬機器，如平頭哥釋出的開發板或 SiFive HiFive 系列。在 Linux 上用 C 語言配合 RVV 行內函數編寫簡單的向量乘法、池化 kernel。
- 編譯器介入：學習如何向 LLVM/GCC 新增自定義指令，通過簡單的
__attribute__((target("arch=+custom_ext")))和自定義內聯，感受軟硬結合流程。研讀 TVM/ONNX Runtime 中 RISC‑V 後端的實現，理解如何將 AI 運算元對映到向量指令。 - 系統級設計（進階）：若擁有 FPGA 開發環境，嘗試使用 Rocket Chip 或香山處理器開原始碼，整合一個自定義的矩陣加速器，並設計對應的編譯器和使用者空間驅動。這是從“用晶片”到“造晶片”的關鍵一躍。
一句話總結
RISC‑V 不是一個性能標籤，而是一張能讓深度學習加速器設計從“聽命於某一家廠商指令集更新”到“按數學需求自主定義硬體語言”的入場券，它正在將 AI 晶片的創新權，重新分配回每一個懂演算法的團隊手中。
延伸閱讀與來源
- RISC‑V 國際基金會：riscv.org（獲取最新批准的規格與矩陣擴充套件工作組動態）
- “香山”開源高效能 RISC‑V 處理器：中國科學院計算技術研究所（https://github.com/OpenXiangShan/XiangShan）
- 平頭哥半導體玄鐵處理器與“無劍”平台：www.t-head.cn
- SiFive AI/ML 解決方案：sifive.com/technology/ai-ml
- Andes AI 向量處理器：www.andestech.com
- Apache TVM RISC‑V 後端文件：tvm.apache.org/docs/how_to/tune_with_autotvm
- ONNX Runtime RISC‑V 執行提供者：github.com/microsoft/onnxruntime
注：本頁撰寫時，即時聯網搜尋未成功，文中所有具體技術能力、效能和出貨量等資料均為基於公開領域知識的行業常見水平描述，未標註具體來源的數字均屬於定性分析或行業估算，引用數值請以各公司最新財務報告及 RISC‑V 國際基金會官方資料為準。