布线》(Routing)

3 秒看懂

布线 = 在芯片上铺设金属互连线，把逻辑设计变成物理连接。 没有布线，晶体管就是一堆孤立的岛屿。

3 分钟产业解释

核心定位： 布线是芯片后端物理设计（Physical Design）的核心环节，位于”布局”（Place）之后，是 EDA 设计流程中将逻辑网表转化为实际金属互连线的关键步骤。

为什么重要：

• 性能天花板：先进制程下，互连延迟已超过晶体管本身延迟，布线质量直接决定芯片主频
• 功耗大户：互连电容贡献了芯片动态功耗的显著比例（具体比例因设计而异）
• 良率瓶颈：布线密度越高，制造缺陷风险越大，先进节点的布线规则极为复杂

产业链位置：

[架构设计] → [逻辑综合] → [布局布线(P&R)] → [签核验证] → [掩膜制造]
                              ↑
                           我们在这里

产业现状简述：

• 布线工具被 Synopsys、Cadence、Siemens EDA 三家垄断
• 先进节点（7nm 及以下）布线规则复杂度指数级上升
• 3D 封装带来”跨芯片布线”新需求

15 分钟专家深入

布线问题的本质

布线是一个带约束的路径规划问题——在满足电气规则（ERC）、设计规则（DRC）的前提下，用最短/最优路径连接所有需要连接的节点。

类比理解：

多层金属互连架构

现代芯片采用多层金属互连结构，不同层级承担不同功能：

        ┌─────────────────────────────┐
        │        电源网络 (Power)      │  ← 高层：厚金属，低电阻
        ├─────────────────────────────┤
        │     全局信号 (Global)        │  ← 中层：长距离互连
        ├─────────────────────────────┤
        │     局部信号 (Local)         │  ← 底层：单元内部连接
        ├─────────────────────────────┤
        │      接触层 (Contact)        │  ← 连接晶体管
        ├─────────────────────────────┤
        │     晶体管层 (Transistor)    │
        └─────────────────────────────┘

分层设计原因：

• 底层线径细、间距小，适合短距离高密度连接
• 高层线径粗、间距大，适合长距离低电阻传输
• 不同层级的RC特性不同，需要差异化设计

布线算法演进

经典算法框架：

全局布线 (Global Routing)
    │
    ├── 将芯片划分为网格区域
    ├── 确定每根线经过哪些区域
    │
    ▼
详细布线 (Detailed Routing)
    │
    ├── 在区域内确定线的具体走法
    ├── 处理DRC违规、串扰、时序违例
    │
    ▼
布线后优化 (Post-route Optimization)
    │
    └── 插入Buffer、调整线宽、修复违例

先进节点布线的挑战

后端互连成为瓶颈的根本原因：

随着工艺微缩，晶体管密度提升，但互连线的RC延迟并未等比改善：

RC延迟 ∝ (线电阻) × (线间电容)
       = (ρ·L/(W·T)) × (ε·L·T/S)

其中：
ρ = 金属电阻率
L = 线长
W = 线宽
T = 线厚
S = 线间距
ε = 介电常数

当 W、S、T 等比缩小时，RC 乘积反而可能恶化——这就是”互连墙”。

关键设计挑战

技术原理（深入机制）

1. 全局布线（Global Routing）

全局布线解决”线走哪条路”的问题：

输入：所有待连接的引脚对（Net）
算法：
  1. 将芯片划分为 G×G 网格单元
  2. 每个单元记录可用布线容量
  3. 对每个Net，使用最短路径算法（如Dijkstra）
     确定经过哪些网格单元
  4. 多个Net共享同一网格时，进行容量分配

输出：每根线的粗略路径（经过哪些区域）

关键约束：
- 网格边容量限制（不能超过）
- 层分配约束（哪层走水平/垂直）
- 拥塞优化（避免局部热点）

拥塞分析示意：

┌───┬───┬───┬───┐
│ 2/4│ 5/4│ 3/4│ 1/4│   ← 数字 = 需求/容量
├───┼───┼───┼───┤
│ 1/4│ 6/4│ 8/4│ 2/4│   ← 中间区域拥塞严重
├───┼───┼───┼───┤
│ 0/4│ 3/4│ 4/4│ 1/4│
└───┴───┴───┴───┘

2. 详细布线（Detailed Routing）

详细布线解决”线具体怎么走”的问题：

输入：全局布线结果 + 精确网格
算法：
  1. 在全局布线指定区域内
  2. 使用迷宫算法（Maze Routing）或模式布线（Pattern Routing）
  3. 逐根线确定走法（哪层、哪个Track、是否过孔）
  4. 处理DRC违规、串扰、EM等问题

关键数据结构：
- Track分配：每层可用的布线路由
- 过孔（Via）：层间连接
- 障碍（Obstacle）：不可穿越区域

输出：每根线的精确几何描述

详细布线示意（单层）：

Pin A ──────────────┐
                    │
              ┌─────┴─────┐
              │           │
              │   Block   │  ← 障碍物
              │           │
              └─────┬─────┘
                    │
Pin B ──────────────┘

3. 电源网络布线（Power Routing）

电源网络（PDN）布线有其独特性：

结构特点：
- 网格状（Mesh）而非点对点
- 采用高层厚金属（低电阻）
- 需考虑IR Drop和EM约束

典型结构：
  VDD ──────┬──────┬──────┬────── VDD
            │      │      │
  ──────────┼──────┼──────┼───────  ← Metal N（水平）
            │      │      │
  ──────────┼──────┼──────┼───────  ← Metal N-1（垂直）
            │      │      │
  VSS ──────┴──────┴──────┴────── VSS

设计指标：
- IR Drop目标：通常要求 <5-10% Vdd
- 电流密度限制（EM规则）
- Decap单元分布

4. 3D封装中的跨芯片布线

先进封装（如2.5D/3D）引入新的布线维度：

传统片上布线 vs 封装级布线：

┌─────────────────────────────────────┐
│           芯片A                      │  ← 片内布线（EDA工具）
├─────────────────────────────────────┤
│   ┌─────┐         ┌─────┐          │
│   │Die A│ ←RDL布线→ │Die B│          │  ← 封装级布线
│   └─────┘         └─────┘          │
├─────────────────────────────────────┤
│          Interposer/基板             │  ← 载体布线
└─────────────────────────────────────┘

关键区别：
- 线宽量级：片内 ~数十nm vs 封装级 ~数μm
- 设计工具：片内用P&R工具 vs 封装用APD/IC Packaging工具
- 约束类型：片内重时序 vs 封装重SI/PI

5. 串扰建模与防护

串扰是先进节点布线的核心问题之一：

电容耦合示意：
        Cc（耦合电容）
Aggressor ──||── Victim
            ||
           ────
           GND

串扰噪声 ≈ Cc/(Cc + Cgnd) × ΔV_aggressor

防护手段：
1. 间距约束：增大S，降低Cc
2. 屏蔽线（Shield）：在关键信号旁插入接地线
3. 差分信号：利用共模抑制
4. 层分配：将关键信号隔离到不同层

技术演进史

技术演进关键节点：

• 铜互连（~1997 IBM引入）：比铝电阻率低，成为主流
• 低k介质：降低层间电容，改善信号完整性
• 多重图案化：突破光刻分辨率极限
• AI辅助布线：近年来工具厂商的重要投入方向

技术路线对比

布线工具主要方案对比

布线算法路线对比

互连材料演进对比

注：具体电阻率数据取决于工艺条件，此处定性描述

上下游

上游（布线工具依赖的技术/资源）

┌─────────────────────────────────────────────────┐
│  EDA算法研究                                      │
│  - 学术界算法创新                                  │
│  - 企业内部研发                                    │
├─────────────────────────────────────────────────┤
│  PDK（工艺设计套件）                               │
│  - 代工厂提供                                     │
│  - 包含DRC规则、互连模型                           │
├─────────────────────────────────────────────────┤
│  计算基础设施                                      │
│  - 大规模服务器集群                                │
│  - GPU加速（ML应用）                              │
└─────────────────────────────────────────────────┘

下游（布线输出的使用者）

┌─────────────────────────────────────────────────┐
│  签核验证（Signoff）                               │
│  - DRC/LVS验证                                    │
│  - 时序/功耗/IR Drop分析                          │
├─────────────────────────────────────────────────┤
│  掩膜制造                                         │
│  - GDSII/ODB++输出                                │
│  - 光学邻近修正（OPC）                             │
├─────────────────────────────────────────────────┤
│  晶圆制造                                         │
│  - 光刻、刻蚀、CMP                                │
└─────────────────────────────────────────────────┘

产业链全景

[算法研究/开源] → [EDA工具厂商] → [设计公司] → [代工厂]
     │                │              │           │
   Synopsys        苹果/高通       TSMC/Samsung
   Cadence          华为海思        Intel
   Siemens EDA      英伟达          中芯国际

关键指标

布线质量评估指标

布线工具效率指标

注：具体数值高度依赖设计规模和工艺节点，此处仅定性描述

供需与市场数据

EDA布线工具市场格局

市场结构[定性分析]：

• 高度集中：前三大厂商（Synopsys、Cadence、Siemens EDA）占据绝大部分份额
• 高壁垒：技术积累要求极高，新进入者难以突破
• 高粘性：设计团队更换工具成本极高

市场规模估算

全球EDA市场（含布局布线）：
- 规模：约140-150亿美元[行业报告口径不一]
- 增速：高个位数至低双位数年增长
- 布线相关占比：P&R是核心模块，占EDA收入重要比例

数据来源：各厂商财报、行业研究报告
注：精确市场份额数据各方口径不一，此处不编造具体数字

先进节点对布线工具的需求驱动

代表公司与资本映射

EDA工具厂商

代工厂（提供PDK、影响布线规则）

资本映射要点

关注逻辑：
1. EDA是芯片设计的"卖铲人"，确定性强
2. 先进节点演进 → 工具需求升级 → 提价权
3. AI辅助设计 → 可能重塑工具竞争力
4. 国产替代 → 国内EDA公司机会（但技术差距仍大）

相关标的：
- 美股：SNPS、CDNS
- A股：华大九天、概伦电子等（需注意业务纯度）

投资逻辑

核心逻辑

1. EDA是芯片产业链的”基础设施”

   • 芯片设计必需品，需求与设计活动强相关
   • 不受单一下游周期影响（手机/数据中心/汽车都需要）

2. 先进节点演进是持续驱动力

   • 每代新工艺都需要工具升级
   • 设计复杂度上升推高工具价值

3. 高壁垒 + 高粘性 = 高利润率

   • EDA三巨头毛利率普遍80%+
   • 客户切换成本极高

4. AI是潜在变量

   • 可能提升工具效率，也可能改变竞争格局
   • 需持续跟踪各厂商AI进展

风险因素

常见误读纠偏

误读1：“布线只是连线，技术含量不高”

纠正： 布线是NP-hard问题的工程化近似求解。在先进节点：

• DRC规则可能有数千条
• 需同时优化时序、功耗、面积、可制造性
• 一个布线决策可能影响整个芯片性能

类比： 把布线想成”在1亿人同时移动的城市里规划所有道路，还要满足交通规则、最小化拥堵、考虑天气影响”。

误读2：“布线问题可以用穷举法解决”

纠正： 布线的解空间是天文数字。以一个中等规模设计为例：

• 假设有 N 根线需要连接
• 每根线有 M 种可能走法
• 组合空间 = M^N，远超宇宙原子数量

因此： 现代工具使用启发式算法、机器学习、分层优化等策略来”足够好”地解决问题，而非”最优解”。

误读3：“先进封装让片上布线变得不重要”

纠正： 恰恰相反：

• 先进封装解决的是”跨芯片互连”问题
• 片内布线仍是芯片性能的基础
• 3D堆叠甚至对片内布线提出更高要求（热管理、TSV避让等）

关系： 两者是互补而非替代。

误读4：“AI会完全取代布线工程师”

纠正： 目前AI更多是辅助角色：

• 加速探索优化空间
• 预测DRC违例、指导修复
• 但最终决策仍需人工审核
• 设计意图理解、复杂权衡仍是人类工程师优势

学习路径

入门阶段

推荐路径：
1. 理解芯片设计流程（前端→后端→制造）
   └─ 推荐：《VLSI数字系统设计》类教材
2. 学习布局布线基本概念
   └─ 推荐：EDA厂商官方教程、大学公开课
3. 动手实践简单设计
   └─ 推荐：使用开源工具（如OpenROAD）跑通流程

进阶阶段

推荐路径：
1. 深入学习布线算法
   └─ 推荐：《Electronic Design Automation》
2. 理解先进节点挑战
   └─ 推荐：IEDM、DAC等顶会论文
3. 学习信号完整性/电源完整性
   └─ 推荐：专业书籍+仿真工具实践

专家阶段

推荐路径：
1. 研究最新工具技术
   └─ 跟踪Synopsys/Cadence技术博客、DAC论文
2. 探索AI在布线中的应用
   └─ 机器学习+EDA交叉领域
3. 参与开源项目或行业贡献
   └─ OpenROAD、学术合作

学习资源推荐

一句话总结

布线是芯片设计中将逻辑转化为物理连接的关键步骤，其复杂度随工艺演进指数级上升，是EDA工具的核心竞争力所在，也是理解芯片产业链不可或缺的一环。

延伸阅读与来源

推荐阅读

1. 教材类

   • 《VLSI Physical Design: From Graph Partitioning to Timing Closure》 - Lavagno, Markov, Scheffer
   • 《Electronic Design Automation》- 相关综述论文

2. 技术博客

   • Synopsys/Cadence官方技术博客
   • SemiEngineering等行业媒体

3. 学术资源

   • DAC/ICCAD/ISPD会议论文
   • IEEE TCAD期刊

数据来源说明

免责声明： 本页内容为技术学习材料，不构成投资建议。市场数据因来源口径不同可能存在差异，投资决策请参考专业机构研报。

如需进一步深入某个具体方面（如具体算法细节、某厂商工具对比、3D封装布线等），可展开专题讨论。