佈線》(Routing)

3 秒看懂

佈線 = 在晶片上鋪設金屬互連線，把邏輯設計變成物理連線。 沒有佈線，電晶體就是一堆孤立的島嶼。

3 分鐘產業解釋

核心定位： 佈線是晶片後端物理設計（Physical Design）的核心環節，位於”版面配置”（Place）之後，是 EDA 設計流程中將邏輯網錶轉化為實際金屬互連線的關鍵步驟。

為什麼重要：

效能天花板：先進製程下，互連延遲已超過電晶體本身延遲，佈線質量直接決定晶片主頻
功耗大戶：互連電容貢獻了晶片動態功耗的顯著比例（具體比例因設計而異）
良率瓶頸：佈線密度越高，製造缺陷風險越大，先進節點的佈線規則極為複雜

產業鏈位置：

[架構設計] → [邏輯綜合] → [版面配置佈線(P&R)] → [籤核驗證] → [掩膜製造]
                              ↑
                           我們在這裡

產業現狀簡述：

佈線工具被 Synopsys、Cadence、Siemens EDA 三家壟斷
先進節點（7nm 及以下）佈線規則複雜度指數級上升
3D 封裝帶來”跨晶片佈線”新需求

15 分鐘專家深入

佈線問題的本質

佈線是一個帶約束的路徑規劃問題——在滿足電氣規則（ERC）、設計規則（DRC）的前提下，用最短/最優路徑連線所有需要連線的節點。

類比理解：

維度	類比
輸入	一堆需要連線的點（邏輯網表）
約束	不能交叉、不能太近、線寬有限（DRC規則）
目標	匯流排長最短、延遲最小、無違例
輸出	每根線的具體走法（GDSII圖形）

多層金屬互連架構

現代晶片採用多層金屬互連結構，不同層級承擔不同功能：

        ┌─────────────────────────────┐
        │        電源網路 (Power)      │  ← 高層：厚金屬，低電阻
        ├─────────────────────────────┤
        │     全域性訊號 (Global)        │  ← 中層：長距離互連
        ├─────────────────────────────┤
        │     區域性訊號 (Local)         │  ← 底層：單元內部連線
        ├─────────────────────────────┤
        │      接觸層 (Contact)        │  ← 連線電晶體
        ├─────────────────────────────┤
        │     電晶體層 (Transistor)    │
        └─────────────────────────────┘

分層設計原因：

底層線徑細、間距小，適合短距離高密度連線
高層線徑粗、間距大，適合長距離低電阻傳輸
不同層級的RC特性不同，需要差異化設計

佈線演算法演進

經典演算法架構：

全域性佈線 (Global Routing)
    │
    ├── 將晶片劃分為網格區域
    ├── 確定每根線經過哪些區域
    │
    ▼
詳細布線 (Detailed Routing)
    │
    ├── 在區域內確定線的具體走法
    ├── 處理DRC違規、串擾、時序違例
    │
    ▼
佈線後最佳化 (Post-route Optimization)
    │
    └── 插入Buffer、調整線寬、修復違例

先進節點佈線的挑戰

後端互連成為瓶頸的根本原因：

隨著工藝微縮，電晶體密度提升，但互連線的RC延遲並未等比改善：

RC延遲 ∝ (線電阻) × (線間電容)
       = (ρ·L/(W·T)) × (ε·L·T/S)

其中：
ρ = 金屬電阻率
L = 線長
W = 線寬
T = 線厚
S = 線間距
ε = 介電常數

當 W、S、T 等比縮小時，RC 乘積反而可能惡化——這就是”互連牆”。

關鍵設計挑戰

挑戰	表現	應對思路
串擾（Crosstalk）	相鄰訊號線耦合產生噪聲	遮蔽線、間距約束
電遷移（EM）	大電流導致金屬原子遷移	限制電流密度、加寬線
IR Drop	電源網路壓降影響效能	電源網格最佳化、Decap插入
時序違例	關鍵路徑延遲超標	Buffer插入、層分配最佳化
DRC收斂	規則複雜導致迭代多	AI輔助佈線、增量最佳化

技術原理（深入機制）

1. 全域性佈線（Global Routing）

全域性佈線解決”線走哪條路”的問題：

輸入：所有待連線的引腳對（Net）
演算法：
  1. 將晶片劃分為 G×G 網格單元
  2. 每個單元記錄可用佈線容量
  3. 對每個Net，使用最短路徑演算法（如Dijkstra）
     確定經過哪些網格單元
  4. 多個Net共享同一網格時，進行容量分配

輸出：每根線的粗略路徑（經過哪些區域）

關鍵約束：
- 網格邊容量限制（不能超過）
- 層分配約束（哪層走水平/垂直）
- 擁塞最佳化（避免區域性熱點）

擁塞分析示意：

┌───┬───┬───┬───┐
│ 2/4│ 5/4│ 3/4│ 1/4│   ← 數字 = 需求/容量
├───┼───┼───┼───┤
│ 1/4│ 6/4│ 8/4│ 2/4│   ← 中間區域擁塞嚴重
├───┼───┼───┼───┤
│ 0/4│ 3/4│ 4/4│ 1/4│
└───┴───┴───┴───┘

2. 詳細布線（Detailed Routing）

詳細布線解決”線具體怎麼走”的問題：

輸入：全域性佈線結果 + 精確網格
演算法：
  1. 在全域性佈線指定區域內
  2. 使用迷宮演算法（Maze Routing）或模式佈線（Pattern Routing）
  3. 逐根線確定走法（哪層、哪個Track、是否過孔）
  4. 處理DRC違規、串擾、EM等問題

關鍵資料結構：
- Track分配：每層可用的佈線路由
- 過孔（Via）：層間連線
- 障礙（Obstacle）：不可穿越區域

輸出：每根線的精確幾何描述

詳細布線示意（單層）：

Pin A ──────────────┐
                    │
              ┌─────┴─────┐
              │           │
              │   Block   │  ← 障礙物
              │           │
              └─────┬─────┘
                    │
Pin B ──────────────┘

3. 電源網路佈線（Power Routing）

電源網路（PDN）佈線有其獨特性：

結構特點：
- 網格狀（Mesh）而非點對點
- 採用高層厚金屬（低電阻）
- 需考慮IR Drop和EM約束

典型結構：
  VDD ──────┬──────┬──────┬────── VDD
            │      │      │
  ──────────┼──────┼──────┼───────  ← Metal N（水平）
            │      │      │
  ──────────┼──────┼──────┼───────  ← Metal N-1（垂直）
            │      │      │
  VSS ──────┴──────┴──────┴────── VSS

設計指標：
- IR Drop目標：通常要求 &lt;5-10% Vdd
- 電流密度限制（EM規則）
- Decap單元分佈

4. 3D封裝中的跨晶片佈線

先進封裝（如2.5D/3D）引入新的佈線維度：

傳統片上佈線 vs 封裝級佈線：

┌─────────────────────────────────────┐
│           晶片A                      │  ← 片內佈線（EDA工具）
├─────────────────────────────────────┤
│   ┌─────┐         ┌─────┐          │
│   │Die A│ ←RDL佈線→ │Die B│          │  ← 封裝級佈線
│   └─────┘         └─────┘          │
├─────────────────────────────────────┤
│          Interposer/基板             │  ← 載體佈線
└─────────────────────────────────────┘

關鍵區別：
- 線寬量級：片內 ~數十nm vs 封裝級 ~數μm
- 設計工具：片內用P&R工具 vs 封裝用APD/IC Packaging工具
- 約束型別：片內重時序 vs 封裝重SI/PI

5. 串擾建模與防護

串擾是先進節點佈線的核心問題之一：

電容耦合示意：
        Cc（耦合電容）
Aggressor ──||── Victim
            ||
           ────
           GND

串擾噪聲 ≈ Cc/(Cc + Cgnd) × ΔV_aggressor

防護手段：
1. 間距約束：增大S，降低Cc
2. 遮蔽線（Shield）：在關鍵訊號旁插入接地線
3. 差分訊號：利用共模抑制
4. 層分配：將關鍵訊號隔離到不同層

技術演進史

時代	工藝節點	佈線特徵	關鍵技術
1970s	>1μm	單層鋁佈線，手工為主	Calma等早期CAD
1980s	1μm-0.5μm	多層鋁，EDA工具興起	自動版面配置佈線（APR）
1990s	0.5μm-0.18μm	銅互連引入，6-8層金屬	Damascene工藝、銅互連
2000s	90nm-45nm	低k介質、更多金屬層	CMP
2010s	28nm-7nm	FinFET、複雜DRC規則	SADP/SAQP、AI輔助最佳化
2020s	5nm-3nm	極端複雜性、3D整合	全流程機器學習、Hybrid佈線

技術演進關鍵節點：

銅互連（~1997 IBM引入）：比鋁電阻率低，成為主流
低k介質：降低層間電容，改善訊號完整性
多重圖案化：突破光刻解析度極限
AI輔助佈線：近年來工具廠商的重要投入方向

技術路線對比

佈線工具主要方案對比

維度	Synopsys ICC2	Cadence Innovus	Siemens Aprisa
市場地位	領先	強勢	細分市場
核心技術	G-Cell佈線、ML最佳化	Massively Parallel、CCOpt	獨立引擎
優勢場景	高效能設計、籤核	高複雜度SoC、收斂速度	特定應用
AI整合	DSO.ai整合	Cerebrus整合	有限
先進節點支援	3nm+	3nm+	7nm+

佈線演算法路線對比

演算法型別	優勢	劣勢	適用場景
迷宮演算法（Maze）	保證最優解	速度慢、記憶體大	詳細布線
模式佈線（Pattern）	速度快	可能非最優	詳細布線
協商佈線（Negotiated）	處理擁塞好	實現複雜	全域性佈線
基於ML的佈線	可學習最佳化	可解釋性差	新興方向

互連材料演進對比

材料	電阻率趨勢	工藝複雜度	成熟度
鋁（Al）	基準	低	成熟（已淘汰前沿）
銅（Cu）	比鋁低	中	主流
鈷（Co）	區域性引入	高	先進節點探索
釕（Ru）	更低[未充分驗證]	極高	前沿研究

注：具體電阻率資料取決於工藝條件，此處定性描述

上下游

上游（佈線工具依賴的技術/資源）

┌─────────────────────────────────────────────────┐
│  EDA演算法研究                                      │
│  - 學術界演算法創新                                  │
│  - 企業內部研發                                    │
├─────────────────────────────────────────────────┤
│  PDK（工藝設計套件）                               │
│  - 代工廠提供                                     │
│  - 包含DRC規則、互連模型                           │
├─────────────────────────────────────────────────┤
│  計算基礎設施                                      │
│  - 大規模伺服器叢集                                │
│  - GPU加速（ML應用）                              │
└─────────────────────────────────────────────────┘

下游（佈線輸出的使用者）

┌─────────────────────────────────────────────────┐
│  籤核驗證（Signoff）                               │
│  - DRC/LVS驗證                                    │
│  - 時序/功耗/IR Drop分析                          │
├─────────────────────────────────────────────────┤
│  掩膜製造                                         │
│  - GDSII/ODB++輸出                                │
│  - 光學鄰近修正（OPC）                             │
├─────────────────────────────────────────────────┤
│  晶圓製造                                         │
│  - 光刻、刻蝕、CMP                                │
└─────────────────────────────────────────────────┘

產業鏈全景

[演算法研究/開源] → [EDA工具廠商] → [設計公司] → [代工廠]
     │                │              │           │
   Synopsys        Apple/高通       TSMC/Samsung
   Cadence          華為海思        Intel
   Siemens EDA      輝達          中芯國際

關鍵指標

佈線質量評估指標

指標類別	具體指標	說明
幾何指標	匯流排長	越短越好，影響延遲和功耗
	過孔數量	過孔有電阻，影響良率
	DRC違例數	必須為零才能流片
時序指標	關鍵路徑延遲	決定晶片主頻
	建立/保持時間違例	必須修復
功耗指標	互連電容	影響動態功耗
	IR Drop	電源網路壓降
SI指標	串擾噪聲	訊號完整性
	訊號延遲變化	受耦合影響

佈線工具效率指標

指標	含義	典型目標[行業估算]
執行時間	完成佈線所需時間	小時級（大設計）
記憶體佔用	工具峰值記憶體	數百GB（大設計）
DRC收斂迭代數	修復違例所需輪數	越少越好
QoR	時序/功耗/面積質量	與目標對比

注：具體數值高度依賴設計規模和工藝節點，此處僅定性描述

供需與市場資料

EDA佈線工具市場格局

市場結構[定性分析]：

高度集中：前三大廠商（Synopsys、Cadence、Siemens EDA）佔據絕大部分份額
高壁壘：技術積累要求極高，新進入者難以突破
高粘性：設計團隊更換工具成本極高

市場規模估算

全球EDA市場（含版面配置佈線）：
- 規模：約140-150億美元[行業報告口徑不一]
- 增速：高個位數至低雙位數年增長
- 佈線相關佔比：P&R是核心模組，佔EDA營收重要比例

資料來源：各廠商財報、行業研究報告
注：精確市場份額資料各方口徑不一，此處不編造具體數字

先進節點對佈線工具的需求驅動

因素	影響
設計複雜度上升	工具需要更強算力、更優演算法
DRC規則指數增長	工具規則處理能力成為關鍵
收斂難度加大	AI/ML最佳化成為差異化方向
3D整合趨勢	需支援跨晶片/跨層級佈線

代表公司與資本對映

EDA工具廠商

公司	相關產品	市場地位	備註
Synopsys (SNPS)	ICC2、Fusion Compiler	領先	全流程版面配置完整
Cadence (CDNS)	Innovus	強勢	並行化架構優勢
Siemens EDA	Aprisa	細分	被西門子收購後調整
華大九天	部分數字後端	國產替代	技術差距待追趕[需進一步驗證]

代工廠（提供PDK、影響佈線規則）

公司	先進節點	與佈線的關係
台積電 (TSMC)	3nm、2nm	定義DRC規則、提供PDK
三星 (Samsung)	3nm GAA	類似角色
Intel	Intel 18A	IDM模式，自用為主

資本對映要點

關注邏輯：
1. EDA是晶片設計的"賣鏟人"，確定性強
2. 先進節點演進 → 工具需求升級 → 提價權
3. AI輔助設計 → 可能重塑工具競爭力
4. 國產替代 → 國內EDA公司機會（但技術差距仍大）

相關標的：
- 美股：SNPS、CDNS
- A股：華大九天、概倫電子等（需注意業務純度）

投資邏輯

核心邏輯

EDA是晶片產業鏈的”基礎設施”
- 晶片設計必需品，需求與設計活動強相關
- 不受單一下游週期影響（手機/資料中心/汽車都需要）
先進節點演進是持續驅動力
- 每代新工藝都需要工具升級
- 設計複雜度上升推高工具價值
高壁壘 + 高粘性 = 高獲利率
- EDA三巨頭毛利率普遍80%+
- 客戶切換成本極高
AI是潛在變數
- 可能提升工具效率，也可能改變競爭格局
- 需持續追蹤各廠商AI進展

風險因素

風險	說明
地緣政治	出口管制可能影響中國業務
設計活動週期	半導體下行期設計活動可能放緩
技術路徑變化	量子計算等顛覆性技術的遠期影響
開源工具衝擊	OpenROAD等開源專案長期可能影響格局[尚不確定]

常見誤讀糾偏

誤讀1：“佈線只是連線，技術含量不高”

糾正： 佈線是NP-hard問題的工程化近似求解。在先進節點：

DRC規則可能有數千條
需同時最佳化時序、功耗、面積、可製造性
一個佈線決策可能影響整個晶片效能

類比： 把佈線想成”在1億人同時移動的城市裡規劃所有道路，還要滿足交通規則、最小化擁堵、考慮天氣影響”。

誤讀2：“佈線問題可以用窮舉法解決”

糾正： 佈線的解空間是天文數字。以一箇中等規模設計為例：

假設有 N 根線需要連線
每根線有 M 種可能走法
組合空間 = M^N，遠超宇宙原子數量

因此： 現代工具使用啟發式演算法、機器學習、分層最佳化等策略來”足夠好”地解決問題，而非”最優解”。

誤讀3：“先進封裝讓片上佈線變得不重要”

糾正： 恰恰相反：

先進封裝解決的是”跨晶片互連”問題
片內佈線仍是晶片效能的基礎
3D堆疊甚至對片內佈線提出更高要求（熱管理、TSV避讓等）

關係： 兩者是互補而非替代。

誤讀4：“AI會完全取代佈線工程師”

糾正： 目前AI更多是輔助角色：

加速探索最佳化空間
預測DRC違例、指導修復
但最終決策仍需人工稽核
設計意圖理解、複雜權衡仍是人類工程師優勢

學習路徑

入門階段

推薦路徑：
1. 理解晶片設計流程（前端→後端→製造）
   └─ 推薦：《VLSI數字系統設計》類教材
2. 學習版面配置佈線基本概念
   └─ 推薦：EDA廠商官方教程、大學公開課
3. 動手實踐簡單設計
   └─ 推薦：使用開源工具（如OpenROAD）跑通流程

進階階段

推薦路徑：
1. 深入學習佈線演算法
   └─ 推薦：《Electronic Design Automation》
2. 理解先進節點挑戰
   └─ 推薦：IEDM、DAC等頂會論文
3. 學習訊號完整性/電源完整性
   └─ 推薦：專業書籍+模擬工具實踐

專家階段

推薦路徑：
1. 研究最新工具技術
   └─ 追蹤Synopsys/Cadence技術部落格、DAC論文
2. 探索AI在佈線中的應用
   └─ 機器學習+EDA交叉領域
3. 參與開源專案或行業貢獻
   └─ OpenROAD、學術合作

學習資源推薦

型別	資源	說明
書籍	《VLSI Physical Design》	經典教材
開源	OpenROAD	開源EDA全流程
會議	DAC、ICCAD、ISPD	EDA領域頂會
廠商	Synopsys/Cadence文件	實際工具學習

一句話總結

佈線是晶片設計中將邏輯轉化為物理連線的關鍵步驟，其複雜度隨工藝演進指數級上升，是EDA工具的核心競爭力所在，也是理解晶片產業鏈不可或缺的一環。

延伸閱讀與來源

資料來源說明

內容型別	來源標註
技術原理	基於公開教材、學術論文
市場資料	綜合各廠商財報、行業報告（具體數字各方口徑不一，未編造）
公司資訊	基於公開揭露資訊
前沿技術	定性描述，未充分驗證的技術不寫具體規格

免責宣告： 本頁內容為技術學習材料，不構成投資建議。市場資料因來源口徑不同可能存在差異，投資決策請參考專業機構研究報告。

如需進一步深入某個具體方面（如具體演算法細節、某廠商工具對比、3D封裝佈線等），可展開專題討論。