Scan Chain（扫描链）
⚡ 3 秒看懂
Scan Chain（扫描链） 是集成电路可测试性设计（DFT，Design for Testability） 领域最基础的技术架构。它将芯片内部数以百万计的时序逻辑单元（触发器/寄存器）串联成一条或多条移位寄存器链路，通过专用的测试端口实现串行测试向量注入与响应读取。
这项技术的核心价值在于：将原本无法通过物理引脚接触的深埋逻辑节点，转化为可观察、可控制的测试点，是 AI 芯片从流片验证到量产良率保障不可绕过的一环。
📖 3 分钟产业解释
为什么芯片内部无法直接测试？
现代 AI 加速芯片（NVIDIA H200 含超 800 亿晶体管，机构估算口径 2024）内部逻辑层次深、互连密度高，外部封装引脚数量相对受限——数千个物理引脚对比内部数十亿级测试节点，形成访问瓶颈。
Scan Chain 解决思路来自分层测试理论：设计阶段将普通寄存器替换为带选择器的扫描单元，测试时所有扫描单元切换至移位模式，构成一个巨大的虚拟测试移位寄存器。测试工程师通过少量专有引脚（Scan-In/Scan-Out/Scan-Enable/Scan-Clock）就能注入任意测试激励、移出全部响应，完成故障判定。
工作流程四步法
| 步骤 | 操作 | 时钟周期 | 说明 |
|---|---|---|---|
| ① 移位加载 | 通过 Scan-In 逐位串行移入测试向量 | N 拍（N=最长链长度） | 所有扫描单元被赋值为预设测试激励 |
| ② 捕获 | 施加一次功能时钟或捕获脉冲 | 1 拍 | 组合逻辑结果被相邻扫描单元捕获 |
| ③ 移位卸载 | 通过 Scan-Out 逐位移出捕获结果 | N 拍 | 同时将下一组测试向量移入（流水线操作） |
| ④ 比对 | 与预期响应掩码比较 | 软件处理 | 定位故障类型与物理坐标（故障字典） |
产业价值量化
- 测试覆盖率驱动：ATPG（自动测试向量生成）工具基于 Scan Chain 生成测试模式，典型目标为 Stuck-at 模型覆盖率达到 99%以上。低覆盖率 (<95%) 将导致较大出货质量风险，汽车电子芯片需接近 100%。
- 经济账：据 Yole Intelligence（2023 年行业报告）估算，测试成本在芯片总成本中的占比为 5%–15%。Scan Chain 架构优劣直接影响 ATE（自动测试设备）机时消耗，每台高端 ATE 的测试机时成本约为 $200–$600/小时（VLSI Research 2023 年数据）。
- AI 芯片维度：算力芯片 die 面积大（NVIDIA GB200 双 die 约 1,600 mm² 级别，Semianalysis 2024 估算）、工艺节点激进（4nm/3nm）、晶体管密度高，DFT 复杂度较一般 SoC 高出一个数量级。
🔬 技术原理
1. 扫描单元的基本结构
扫描触发器（Scan Flip-Flop, SFF）是 Scan Chain 的最基本单元，通过在标准 D 触发器前增加一个二选一多路复用器实现：
功能路径： D (功能输入) ──→ [MUX 端口 0]
扫描路径： SI (扫描输入) ──→ [MUX 端口 1]
选择信号： SE (扫描使能) ──→ [MUX 选择端]
MUX 输出 ──→ [D 触发器] ──→ Q (输出，连接下级 SI)
SE = 0：功能模式（D → Q）
SE = 1：扫描模式（SI → Q），形成链式移位路径
芯片版图级别上，SFF 相比普通 FF 额外增加 1 个 MUX 面积（约 10%–20% 的标准单元面积开销），外加扫描时钟树和扫描数据通路的布线成本，整体芯片面积增加约 5%–15%（行业经验值，与设计复杂度强相关）。
2. 扫描链架构类型与演进
| 架构类型 | 原理 | 优势 | 劣势 | 适用场景 |
|---|---|---|---|---|
| 全扫描 | 所有时序单元均替换为 SFF 并纳入链 | 故障覆盖率最高，ATPG 自动程度最高 | 面积开销最大，扫描链长导致测试时间增加 | 主流商用 ASIC/SoC |
| 部分扫描 | 仅关键路径上的寄存器纳入扫描链 | 面积/时序开销减小 | ATPG 复杂度增加，覆盖率可能下降 | 时序敏感设计、低功耗芯片 |
| 扫描压缩 | 输入端（Decompressor）将少量 ATE 通道扩展为大量内部扫描链；输出端（Compactor）压缩响应 | 大幅减少测试数据量和 IO 引脚需求 | 额外压缩 IP 及设计复杂度 | AI 芯片/大规模 SoC 主流方案 |
| 逻辑 BIST | 片上 PRPG 生成随机向量 + MISR 压缩签名 | 无需 ATE 大容量存储，适合现场测试 | 覆盖率难以达到确定性水平 | 辅助/补充测试 |
3. 扫描压缩的产业实现
扫描压缩技术是应对大规模设计测试带宽瓶颈的关键。以 Synopsys DFTMAX 和 Siemens Tessent 为代表：
- 输入端解压（Broadcast/Selective Encoding）：将数百至数千条内部短扫描链映射到 4–32 个外部扫描输入通道
- 输出端时序压缩（X-Tolerant Compactor）：用异或树、空间压缩器处理扫描输出，滤除不定态（X-State）干扰
- 压缩比：典型量产设计实现 50×–400× 压缩比（Synopsys 2023 年产品白皮书），Tessent 的 EDT 架构报告过 1,000× 以上的极端案例
- 代价：压缩逻辑引入额外门电路，约为扫描逻辑的 2%–5%；极端压缩可能损失部分故障诊断分辨率
4. ATPG 与故障模型
自动测试向量生成器基于故障模型产生测试模式，主流模型包括：
| 故障模型 | 描述 | 最小覆盖率要求（行业经验） |
|---|---|---|
| Stuck-at Fault | 信号线恒定 0 或 1 | ≥ 98%（商用）；≥ 99%（车规） |
| Transition Delay Fault | 信号翻转延迟超过时钟周期 | ≥ 85%–90% |
| Path Delay Fault | 针对特定时序路径的延迟故障 | 视关键路径覆盖率而定 |
| Bridging Fault | 相邻信号线意外短路 | 通常 > 80% |
| Cell-Aware Fault | 标准单元内部晶体管级故障 | 先进工艺推荐 > 90% |
AI 芯片由于并行计算单元高度规则（PE 阵列），结构上有利于高覆盖率实现，但大型乘法器、片上 SRAM 接口等宏单元仍需专项 DFT 处理（MBIST 覆盖存储器部分，边界扫描解决 IO 部分）。
📊 关键参数
以下为 Scan Chain 架构设计及性能评估的核心参数：
| 参数 | 定义 | 典型值/参考范围 |
|---|---|---|
| 扫描链数量 | 并行扫描链的总数量，与 ATE 数字通道数匹配 | 16/32/64/128 条（取决于 ATE 配置） |
| 最长链长度 | 单条扫描链包含的最大 SFF 数量 | 500–5,000（未压缩）；50–500（高度压缩后等效） |
| 压缩比 | 内部扫描链数 / 外部扫描 IO 数 | 50×–400×（商用工具 2023 年典型值） |
| 移位频率 | 扫描移位时的时钟频率 | 10–50 MHz（受 IR Drop 和功耗约束） |
| 测试覆盖率（Stuck-at） | 可检测故障占总故障的比例 | 98%–99.5%（商用）；≥99.5%（车规目标） |
| 测试向量数 | ATPG 产生的测试模式组数 | 数百至数千组（与覆盖率目标和设计复杂度正相关） |
| 测试时间（单芯片） | 完成全套扫描测试的 ATE 时间 | 数秒至数十秒（高压缩设计）；数分钟（低压缩复杂 SoC） |
| 扫描功耗 | 移位模式下的动态功耗 vs. 功能模式 | 通常为功能模式的 1.5×–3×（业内经验），需扫描时钟树门控优化 |
| 面积开销 | 由于 SFF+MUX+布线增加的设计面积 | 5%–15%（设计依赖） |
| 测试数据总量 | 单芯片测试所需矢量数据量 | 数十 MB–数 GB（压缩前）；数 MB–数十 MB（压缩后） |
工艺演进对参数的影响
先进工艺（3nm/5nm）下呈现两项矛盾趋势：
- 缺陷密度增加需要更高覆盖率、更多测试模式，推高测试时间；
- 时序窗口收窄要求扫描移位速度不能过快（受 IR Drop 和串扰限制），拉长单次移位时间。
结果是：单位晶体管的测试成本并未随摩尔定律同步下降，甚至出现反弹——ITRS（国际半导体技术路线图）2015 年即提出“测试成本危机”预警。AI 芯片的大面积特性放大了这一矛盾。
🗺️ 技术路线
演化史
| 阶段 | 时间 | 关键节点 |
|---|---|---|
| 萌芽期 | 1960s 末–1970s | IBM 的 Eichelberger 等人提出 Level-Sensitive Scan Design，奠定边界扫描和内部扫描理论基础 |
| 商用化 | 1980s–1990s | IEEE 1149.1 JTAG 标准确立（1990），Synopsys 等 EDA 厂商推出第一代 ATPG 工具 |
| 全扫描普及 | 2000s | 全扫描 + ATPG 成为主流 ASIC 设计流程标配，DFT 工程师岗位形成 |
| 压缩时代 | 2010s | 扫描压缩技术全面推广，Synopsys DFTMAX、Mentor Tessent EDT、Cadence OPMISR+ 形成竞争格局 |
| AI 时代 DFT | 2020s | Chiplet/3D-IC 的跨 die 扫描链互联（IEEE 1838）、先进封装下的测试访问、AI 加速 DFT 工具（机器学习辅助 ATPG）成为前沿方向 |
当前技术热点（2023–2024）
-
3D-IC 测试架构：芯片堆叠（如 AMD MI300X、NVIDIA B200 的多 die 集成）需通过 IEEE 1838 标准实现跨 die 的测试访问，扫描链需穿越硅中介层/微凸点，测试调度和故障隔离更加复杂。
-
低功耗扫描设计：扫描移位阶段动态功耗可达功能模式 2–3 倍，对功耗预算严格的 AI 边缘芯片构成挑战。Multi-Vt 插入、扫描时钟门控、分段扫描移位等低功耗 DFT 技术是研究热点。
-
AI for DFT：谷歌、NVIDIA 等企业探索用强化学习优化扫描链插入和排序，Synopsys 于 2023 年推出 DSO.ai 的设计空间优化引擎，将 DFT 参数纳入搜索空间。
-
安全扫描链：扫描链的完全可观察性构成安全漏洞——攻击者可通过扫描链读出片上密钥（如 IEEE 论文展示的 AES 密钥提取攻击）。产业界逐步推广扫描链锁定（Scan Chain Obfuscation）和认证机制，车规芯片和信息安全领域要求尤为严格。
⛓️ 上游
1. EDA 工具层
DFT/ATPG 工具是 Scan Chain 的核心上游，由全球三大 EDA 厂商高度垄断。
| 厂商 | 产品线 | 定位 | 关键参数公开信息 |
|---|---|---|---|
| Synopsys（美国） | DFT Compiler（插入与优化）、TetraMAX（ATPG）、DFTMAX（压缩） | 全流程覆盖，市场领先地位 | DFTMAX Ultra 压缩比 400×+（2023 年产品资料）；结合 Fusion Compiler 支持 RTL-to-GDSII 统一平台 |
| Cadence（美国） | Modus DFT（集成平台）、Genus（综合中的 DFT）、Xcelium（仿真验证） | 全流程竞争 | Modus 支持 2.5D/3D-IC 的 IEEE 1838 标准（2023 年白皮书） |
| Siemens EDA（德国/美国） | Tessent（DFT/ATPG 全平台）、Tessent MissionMode（在线测试）、Tessent Streaming Scan Network | 在 DFT 专项领域技术深厚 | Tessent EDT 压缩架构在超大规模设计领域有较强口碑；SSN 架构降低 ATE I/O 需求 |
竞争格局：据 ESD Alliance 统计，2023 年全球电子设计自动化（含 PCB 与半导体 IP）市场规模约 157 亿美元。三大厂商合计占据 EDA 市场显著份额（具体合计占比需锁定 ESD Alliance 细分口径）。DFT 模块作为 EDA 全流程的一部分，一般不单独披露营收，但据业内估计，DFT 工具及相关 IP 授权收入在整体 EDA 营收中占比约 8%–12%（行业推算，公开资料未见精确数据）。
EDA 上游的核心上游：半导体 IP 授权商（Arm、Synopsys 自有的 DesignWare 等）提供部分预集成的 DFT IP，包括标准化的边界扫描控制器、MBIST 控制器等。极少有第三方厂商专门提供 Scan Chain IP 独立授权。
2. ATE 自动测试设备层
Scan Chain 需要在 ATE（自动测试设备）上执行物理测试，属于下游应用执行层面的直接硬件依赖。
| 厂商 | 核心平台 | 关键能力 | FY2023 相关营收 |
|---|---|---|---|
| Advantest（日本） | V93000（单站/多站配置）、T2000 | 高数字通道数、高速扫描移位支持、SiP/3D-IC 测试 | 半导体/元件测试系统部门营收约 4,737 亿日元（FY2023，Advantest 年报） |
| Teradyne（美国） | UltraFLEX、UltraFLEXplus、J750 | UltraFLEXplus 数字通道速率达 Gbps 级；适用于 AI 芯片高数据量测试 | 半导体测试业务营收约 21.6 亿美元（2023 年，Teradyne 年报） |
| Cohu（美国） | Diamondx、PAx 系列 | 以 handler 整合见长，数字测试能力较弱于前两者 | 约 6.36 亿美元（2023 年，含非 ATE 业务） |
高端 ATE 市场集中度较高，Advantest 与 Teradyne 两家据行业估计（VLSI Research 2023）合计控制全球 SoC/逻辑测试市场的显著份额。
3. 晶圆制造/封装中的测试接口
Foundry 厂（台积电、三星、Intel）在先进工艺 PDK 中嵌入 DFT 设计规则，包括 SFF 标准单元库、扫描时钟树约束模型、测试用 PDN 方案等，构成 Scan Chain 的“物理实现层面的上游约束”。
🏭 下游
1. 芯片设计公司（DFT 实施方）
Scan Chain 的工程实施方即芯片设计团队中的 DFT 工程师，主要分布于以下企业类型：
| 企业类型 | 代表公司 | DFT 工作特点 |
|---|---|---|
| AI 芯片设计公司 | NVIDIA、AMD、寒武纪、地平线、燧原、壁仞、摩尔线程、昆仑芯 | DUT（待测设计）规模超大，扫描压缩架构定制化要求高；车规级 AI 芯片需功能安全标准下的 DFT 认证 |
| 云端芯片/XPU | Google（TPU）、Amazon（Trainium/Inferentia）、Microsoft（Maia，2023 年自研）、Meta（MTIA） | 超算团队自研 DFT 方案，高度依赖 Synopsys/Cadence 工具 |
| 消费 SoC 龙头 | Qualcomm、Apple、联发科、紫光展锐 | 多产品线迭代，DFT 架构标准化程度高，工程效率优先 |
| 汽车半导体 | NXP、Infineon、TI、ST、地平线征程系列 | 功能安全要求严格（ISO 26262），DFT 需额外插入 LBIST（逻辑内建自测试），扫描链安全锁定机制 |
| 芯片设计服务 | 芯原股份、GUC（创意电子）、Alchip（世芯）、Socionext | 自身搭建 DFT 平台能力各平台客户服务，缩短中小企业设计周期 |
2. 封测/测试厂（OSAT/测试服务）
Scan Chain 晶圆测试（CP，Circuit Probing）和封装测试（FT，Final Test）由以下测试工厂执行：
- 全球：日月光（ASE）、安靠（Amkor）、京元电（KYEC，已出售大陆厂）、力成（PTI）
- 中国大陆：通富微电、华天科技、长电科技（后段测试占比较低，但 CP 测试均有布局）、利扬芯片（独立测试厂，2023 年营收约 4.3 亿人民币）
OSAT 厂的核心价值在于 ATE 产能和良率工程分析，Scan Chain 的测试程序设计和故障诊断仍由芯片设计公司 DFT 团队主导，OSAT 配合执行与初筛异常定位。
3. 终端应用对 Scan Chain 的差异化需求
| 应用场景 | 可靠性等级 | 对 Scan Chain 的特殊要求 |
|---|---|---|
| 消费电子（手机 SoC/消费 GPU） | 一般消费级 | 追求测试成本最小化，覆盖率可适度折中（≈95%+），接受 DPPM 较高 |
| 数据中心 AI 加速器 | 高可靠性 | 需系统级测试（SLT），扫描覆盖率 >98%，兼顾在线诊断（POST） |
| 车规 AI 芯片 | 功能安全（ASIL-B/D） | FC 接近 100%，需 LBIST 补充，扫描链安全锁定，在线测试间隔 < FTTI（容错时间间隔） |
| 航空航天/国防 | 极高可靠性、抗辐射 | 三重冗余扫描链方案、抗单粒子翻转加固、全生命周期现场诊断 |
💼 受益公司
以下公司为全球 Scan Chain/DFT 产业链的核心参与者。所有营收均为公开年报数据（FY2023，如无特别说明），是公司全线产品或所在板块营收，非单一 DFT/Scan Chain 细分收入。
EDA 工具层
| 公司 | FY2023 相关业绩 | 受益逻辑 |
|---|---|---|
| Synopsys | 整体营收约 58.4 亿美元（FY2023，10月止） | DFT 全流程龙头，AI 芯片设计客户普遍使用其 TetraMAX/DFTMAX 方案 |
| Cadence | 整体营收约 40.9 亿美元（FY2023） | Modus DFT 在 2.5D/3D-IC 测试架构布局较早，受益 Chiplet 趋势 |
| Siemens EDA | Siemens 数字化工业集团营收约 195 亿欧元（含所有工业软件，FY2023，9月止），EDA 部分未单独披露 | Tessent 在高压缩比 DFT 及车规领域有口碑，增长来源于先进工艺复杂度驱动 |
ATE 设备层
| 公司 | FY2023 相关业绩 | 受益逻辑 |
|---|---|---|
| Advantest | 半导体测试部门约 4,737 亿日元（FY2023，3月止） | AI 芯片测试需求推升高端 V93000 平台出货，扫描数据量大需高数字通道配置 |
| Teradyne | 半导体测试业务约 21.6 亿美元（FY2023） | UltraFLEXplus 针对 AI/高性能计算 SoC 测试优化，AI 业务系其增长引擎（内部公开说明） |
芯片设计公司
以下公司均为 DFT 工具和测试服务的重度用户，直接的“受益”体现在测试成本优化和产品上市速度上：
- NVIDIA：H100/H200/B200 芯片 DFT 复杂度领先，自研部分 DFT IP 与商用工具协同；公开资料未见其 DFT 团队规模数据
- AMD：MI300 系列 Chiplet 产品（12 个 die 合封）需跨 die 扫描链协同，推动 IEEE 1838 标准落地实践
中国受益公司（国产化替代逻辑）
| 公司 | 定位 | 相关进展 |
|---|---|---|
| 华大九天 | 国产 EDA 全流程 | 2023 年年报提及 DFT 相关研发及初步工具链布局，客户验证阶段，公开资料未见规模化商业部署数据 |
| 广立微 | 良率提升/测试芯片 EDA | DFT/ATPG 非其核心产品，主要聚焦 WAT 测试和良率分析，但良率管理与 DFT 存在数据协同可能 |
| 长川科技 | 国产 ATE | 数字测试机已有产品落地，聚焦中低端 SoC 测试，公开资料未见与 V93000/UltraFLEX 同代数字通道能力的独立第三方测评数据 |
| 芯碁微装 | 半导体检测设备（AOI 等） | 非 ATE/DFT 直接领域，但在光学检测替代部分电测的行业趋势下存在联系 |
📈 市场规模
全球 DFT/ATPG 工具细分市场
需明确：DFT 工具市场属于 EDA 市场的一个功能模块，没有独立权威市场规模统计。以下为行业推算和关联市场数据：
- 全球 EDA 市场总规模：约 157 亿美元（2023 年，ESD Alliance）
- DFT/ATPG 工具及 IP 在 EDA 中占比：行业估计约 8%–12%（推算依据：DFT 是数字 IC 设计六大环节之一，与逻辑综合、验证、布局布线并列），对应约 12.6–18.8 亿美元（2023 年估算）
- Synopsys 数字实现套件（含 DFT） 在总营收的占比：未公开拆分，公开资料未见独立 DFT 工具的 TAM 数据
全球 ATE 市场规模
- 据 TechInsights/VLSI Research（2023 年），全球半导体测试设备市场规模约 65–70 亿美元（包含 SoC/逻辑测试、存储器测试、模拟/RF 测试等）
- SoC/逻辑测试 ATE 规模约为其中的 35%–40%，对应约 24–28 亿美元，与 Scan Chain 数字测试直接相关
- 增长驱动：AI 芯片测试复杂度推升 ATE 配置升级（更高数字通道数、更大量向量存储、更多站点），一台高配 V93000 单价可达 200 万美元以上，是市场的直接增量来源
中国市场
- 据中国半导体行业协会（CSIA）及行业第三方报告推算（2023 年），中国半导体测试设备市场约占全球的 25%–30%，对应约 16–21 亿美元（含进口和国产设备）
- 国产 ATE 在国内市场份额：据公开行业报告，长川科技、华峰测控、悦芯科技等国产品牌合计在模拟/分立器件测试领域已有较高国产化率，但在高端 SoC/逻辑测试领域，国产化率公开资料未见权威统计，行业普遍认为 显著偏低（市场观察口径）
测试服务（OSAT 测试收入）
OSAT 测试收入中，与 Scan Chain 相关的数字测试为一部分。全球最大 OSAT 日月光投控 2023 年测试业务收入约 604 亿新台币（约 19 亿美元），该数字涵盖所有类型芯片测试（逻辑、存储器、混合信号等），其中先进节点 AI 芯片的数字测试收入未单独披露。
🆚 玩家对比
EDA 三巨头 DFT 能力对比
| 维度 | Synopsys | Cadence | Siemens EDA |
|---|---|---|---|
| DFT 工具成熟度 | ★★★★★（业界标杆） | ★★★★☆ | ★★★★★（专项深度最强） |
| 压缩比上限 | 官方资料 400×+ | 公开资料未见极值数据 | Tessent EDT 架构行业口碑佳 |
| 3D-IC/Chiplet 支持 | 已布局，3DIC Compiler + DFT 协同 | 较早发布 IEEE 1838 白皮书，有验证案例 | Tessent 多 die 方案同步推进 |
| AI 芯片客户案例 | NVIDIA、Google 等大规模部署 | AMD 部分产品线、自研芯片客户 | 车规芯片、工业级大 SoC 客户 |
| 与综合/布局布线融合度 | Fusion Compiler 平台统一 RTL-to-GDSII | Genus + Innovus + Modus 全流程 | 与第三方布局布线工具联合作业 |
| 中国市场存在感 | 极强（几乎所有 AI 芯片客户） | 较强 | 较前两者低，但在特定客户中仍有部署 |
高端 ATE 双寡头对比
| 维度 | Advantest V93000 | Teradyne UltraFLEX |
|---|---|---|
| 数字通道数上限 | 可配置至 2,048+（多板卡扩展） | 类似级别，具多站点并行测试优势 |
| 最大向量深度 | 高配可达数 GB | 类似 |
| 扫描测试时钟频率 | 支持 >100 MHz（实际受 DUT 约束） | 类似 |
| AI 芯片客户代表 | NVIDIA（重要 ATE 供应商关系，行业公开信息） | Qualcomm、AMD 等也有采购 |
| 中国区供应 | 受出口管制影响，高配型号存在许可证要求 | 完全类似情况 |
| 二手设备/翻新市场 | 大量 V93000 二手设备对中国中小型测试厂有较高可获得性 | 类似 |
AI 芯片厂商 DFT 能力概览（非排名）
| 公司 | 典型 DFT 策略 | 团队规模 |
|---|---|---|
| NVIDIA | 自研 DFT 框架 + 商用工具高度混合使用，为每代 GPU 高度定制压缩架构 | 数百人 DFT 团队（行业估计，未公开） |
| AMD | 偏重使用 Siemens Tessent + Synopsys DFTMAX，Chiplet DFT 布局较早 | 大型团队，具体人数未公开 |
| Google TPU | 与 Broadcom 等合作开发，自研 ATPG 优化流程 | 公开资料未见 |
| 国内 AI 芯片初创 | 高度依赖 Synopsys/Cadence 套餐式方案，DFT 团队多在 10–50 人数量级 | 行业普遍水平 |
⚠️ 风险
技术风险
| 风险项 | 详细描述 | 影响对象 |
|---|---|---|
| 先进工艺 DFT 难度指数上升 | 3nm/2nm 工艺下，IR Drop 导致扫描移位失效、跨电压域扫描时序收敛问题更加突出 | 全产业链 |
| 测试成本占比失控 | AI 大芯片测试时间随 die 面积/晶体管数增长，大型 GPU 的单颗 ATE 测试成本可达数十美元级别（行业推算），若优化不足可能侵蚀毛利 | 芯片设计公司 |
| 扫描链安全漏洞 | 公开文献（如 IEEE Trans. on VLSI 2016、CHES 2019 等）多次展示利用 scan chain 的全读出攻击提取 AES/TDES 密钥的方法；若车规/金融级安全芯片未做扫描链保护，存在较大安全隐患 | 车规/安全芯片客户 |
| Chiplet DFT 互操作难题 | 来自不同厂商的 Chiplet 可能采用不同的 DFT 架构，互连测试标准（IEEE 1838）仍在产业推广初期，完整工具链支持不足 | Chiplet 生态 |
供应链风险
| 风险项 | 详细描述 |
|---|---|
| EDA 工具断供 | DFT/ATPG 工具几乎 100% 依赖美国三巨头，中国客户在极端管制情景下可能无法继续获得工具更新、技术支持或合法许可 |
| 高端 ATE 出口管制 | 美日荷三方出口管制框架下，面向中国的高端 SoC 测试系统存在发货延迟、性能降级或禁售风险（行业公开案例，2022 年后） |
| 人才瓶颈 | 全球 DFT 工程师供给极度有限——该岗位需要兼顾数字设计、测试理论和 EDA 工具使用，培养周期长。据半导体招聘行业观察（2023），中国 DFT 资深工程师年薪中位数约人民币 60–120 万，供给明显不足 |
商业模式风险
- OSAT 测试产能波动：AI 芯片集中流片（如大客户在台积电同一节点量产）可能造成高端 ATE 测试产能短期短缺，排队测试影响产品交付周期
- 二手 ATE 市场质量风险：中国中小测试厂大量采购二手 Advantest/Teradyne 设备，存在备件短缺、校准服务不足风险
🧹 误读纠偏
| 常见误读 | 实际事实 |
|---|---|
| ❌ “Scan Chain 只是老掉牙的技术，没有创新空间了” | ✅ 扫描链的基础理论确实已成熟 40 余年，但在 AI 大芯片、Chiplet/3D-IC、先进工艺下的功耗/安全/压缩创新仍然是 EDA 领域活跃研发方向 |
| ❌ “只要买了 Synopsys 工具，DFT 就自动搞定” | ✅ 商用工具提供自动化框架，但扫描链架构规划、时序收敛、覆盖率收敛调试、跨团队协作（与前端/物理设计/测试厂）需高度专业的 DFT 工程师主导，“一键式 DFT” 对于大规模 AI 芯片不现实 |
| ❌ “国产 EDA 已经有了 DFT 工具，可以立刻国产替代了” | ✅ 截至 2024 年公开信息，国产 EDA 在 DFT/ATPG 模块处于起步或小规模验证阶段，在产品完备度、压缩引擎性能、先进工艺节点部署等方面与三巨头存在显著差距，全链路国产替代仍需较长时间 |
| ❌ “Scan Chain 只与芯片测试有关，和 AI 应用没直接关系” | ✅ 测试成本、良率提升速度直接决定 AI 芯片的毛利率和量产爬坡周期；车规 AI 芯片功能安全认证中 DFT 方案是关键审查项（ISO 26262 Part 11） |
| ❌ “测试覆盖率 99% 就完美了” | ✅ 剩余 1% 未覆盖故障在出货量达千万级时可能造成数千片失效，且某些故障模型（如极小延迟故障）在传统扫描模式中本征覆盖有限 |
📰 最新事件
以下行业事件与 Scan Chain/DFT 直接或间接相关，时间跨度 2023–2024：
- Synopsys 收购 Ansys（2024 年 1 月宣布，约 350 亿美元，预计 2025 上半年完成）：EDA 最大规模并购，合并后的仿真/DFT/电磁/热分析全栈能力可能重塑芯片测试与签核流程
- Siemens 扩展 Tessent 生态（2023–2024）：发布 Tessent Streaming Scan Network 2.0，进一步降低高压缩比扫描的 ATE I/O 依赖；与台积电 3D Fabric 合作推进 Chiplet 测试
- IEEE 1838 3D-IC 测试标准推进：2023 年多篇学术及工业论文展示了基于 IEEE 1838 的 Chiplet DFT 实际流片验证，AMD、Intel 等为主要推动方
- 美国出口管制更新(2023 年 10 月）：高端 ATE（含特定数字通道数阈值以上系统）对华出口许可证要求进一步明确，影响国内部分 AI 芯片公司 ATE 采购计划
- NVIDIA B200/GB200 DFT 复杂度曝光：行业分析机构 Semianalysis（2024）指出 B200 的双 die 封装及 HBM3e 集成给 DFT 带来较大挑战，测试成本较 H100 代次有所上升（具体增额公开资料未见）
- 国内 DFT 人才争夺加剧：2023–2024 国内 AI 芯片公司快速扩张 DFT 团队，资深 DFT 工程师薪酬持续上涨，企业通过社招海内外团队补充人才
📡 跟踪指标
以下指标可用于持续跟踪 Scan Chain/DFT 产业趋势：
- EDA 季度营收及区域分布（来源：Synopsys/Cadence 季报、ESD Alliance 季度报告）：关注数字设计套件收入增速，反馈 AI 芯片设计活跃度
- ATE 大厂订单出货比（B/B Ratio）（来源：Advantest/Teradyne 季报）：大于 1 表示测试设备需求景气，间接反映芯片量产扩张
- 台积电先进工艺（N5/N4/N3）投片量及 CapEx 计划（来源：台积电法说会）：投片增加直接带动测试需求和 ATE 订单
- OSAT 厂 AI 芯片测试产能利用率及 CapEx（来源：日月光/安靠/京元电季报）：反映 AI 芯片的量产节奏
- 芯片设计公司 DFT 相关招聘数据（来源：LinkedIn/国内招聘平台岗位数与薪酬变化）：反映产业对 DFT 工程能力储备的紧迫程度
- IEEE 相关标准更新：P3405（Chiplet DFT 互操作性）、P1838 修订进展，影响跨厂商测试生态
- 国产量产 DFT EDA/ATE 工具进展（来源：华大九天/广立微/长川科技等公司公告及官方发布）：跟踪国产替代实际里程碑
- 学术顶会 DFT 论文数量（ITC、VTS、DAC 等）：国际测试会议（ITC）为 DFT 领域最主要学术与产业混合会议，论文方向变化反映技术前沿
🔖 信源
以下为扫描链及 DFT 产业链关键信息来源：
机构与行业组织
- ITC（International Test Conference）—— DFT/测试领域顶级会议，每年论文及产业报告
- VTS（VLSI Test Symposium）—— IEEE 主办的 VLSI 测试专项学术会议
- ESD Alliance—— 季度 EDA 市场规模与分区域统计数据
- VLSI Research（现 TechInsights 制造分析部门）—— ATE 市场估算与半导体制造成本数据
- Yole Intelligence—— 芯片制造成本结构分析
- ISO 26262 Part 11 —— 半导体功能安全标准，规定 DFT 及测试指标
核心企业公开披露
- Synopsys 年度报告及产品白皮书（DFTMAX、TetraMAX）
- Cadence 年度报告及 Modus DFT 技术文档
- Siemens EDA Tessent 平台公开资料
- Advantest/Teradyne 年报及产品手册
- 华大九天、广立微、长川科技等国内上市公司公告及年报
学术/行业参考方向
- Eichelberger 等, “A Logic Design Structure for LSI Testability”（1977, DAC）——扫描设计奠基性论文
- IEEE Std 1149.1 (JTAG)、IEEE Std 1838 (3D-IC 测试访问) 标准文本
- 近三年 DAC/ITC/AutoTestCon 论文中关于 Scan Chain 安全、低功耗 DFT 及 AI for DFT 的专题文章
声明：本页所有市场数据均标注年份及原始估算口径；未标注具体数字处已注明“公开资料未见”；不构成任何采购、技术选型或投资建议。