Scan Chain（掃描鏈）
⚡ 3 秒看懂
Scan Chain（掃描鏈） 是積體電路可測試性設計（DFT，Design for Testability） 領域最基礎的技術架構。它將晶片內部數以百萬計的時序邏輯單元（觸發器/暫存器）串聯成一條或多條移位暫存器鏈路，通過專用的測試埠實現序列測試向量注入與響應讀取。
這項技術的核心價值在於：將原本無法通過物理引腳接觸的深埋邏輯節點，轉化為可觀察、可控制的測試點，是 AI 晶片從流片驗證到量產良率保障不可繞過的一環。
📖 3 分鐘產業解釋
為什麼晶片內部無法直接測試？
現代 AI 加速晶片（NVIDIA H200 含超 800 億電晶體，機構估算口徑 2024）內部邏輯層次深、互連密度高，外部封裝引腳數量相對受限——數千個物理引腳對比內部數十億級測試節點，形成訪問瓶頸。
Scan Chain 解決思路來自分層測試理論：設計階段將普通暫存器替換為帶選擇器的掃描單元，測試時所有掃描單元切換至移位模式，構成一個巨大的虛擬測試移位暫存器。測試工程師通過少量專有引腳（Scan-In/Scan-Out/Scan-Enable/Scan-Clock）就能注入任意測試激勵、移出全部響應，完成故障判定。
工作流程四步法
| 步驟 | 操作 | 時鐘週期 | 說明 |
|---|---|---|---|
| ① 移位載入 | 通過 Scan-In 逐位序列移入測試向量 | N 拍（N=最長鏈長度） | 所有掃描單元被賦值為預設測試激勵 |
| ② 捕獲 | 施加一次功能時鐘或捕獲脈衝 | 1 拍 | 組合邏輯結果被相鄰掃描單元捕獲 |
| ③ 移位解除安裝 | 通過 Scan-Out 逐位移出捕獲結果 | N 拍 | 同時將下一組測試向量移入（流水線操作） |
| ④ 比對 | 與預期響應掩碼比較 | 軟體處理 | 定位故障型別與物理座標（故障字典） |
產業價值量化
- 測試覆蓋率驅動：ATPG（自動測試向量生成）工具基於 Scan Chain 生成測試模式，典型目標為 Stuck-at 模型覆蓋率達到 99%以上。低覆蓋率 (<95%) 將導致較大出貨質量風險，汽車電子晶片需接近 100%。
- 經濟賬：據 Yole Intelligence（2023 年行業報告）估算，測試成本在晶片總成本中的佔比為 5%–15%。Scan Chain 架構優劣直接影響 ATE（自動測試裝置）機時消耗，每臺高階 ATE 的測試機時成本約為 $200–$600/小時（VLSI Research 2023 年資料）。
- AI 晶片維度：算力晶片 die 面積大（NVIDIA GB200 雙 die 約 1,600 mm² 級別，Semianalysis 2024 估算）、工藝節點激進（4nm/3nm）、電晶體密度高，DFT 複雜度較一般 SoC 高出一個數量級。
🔬 技術原理
1. 掃描單元的基本結構
掃描觸發器（Scan Flip-Flop, SFF）是 Scan Chain 的最基本單元，通過在標準 D 觸發器前增加一個二選一多路複用器實現：
功能路徑： D (功能輸入) ──→ [MUX 埠 0]
掃描路徑： SI (掃描輸入) ──→ [MUX 埠 1]
選擇訊號： SE (掃描使能) ──→ [MUX 選擇端]
MUX 輸出 ──→ [D 觸發器] ──→ Q (輸出，連線下級 SI)
SE = 0：功能模式（D → Q）
SE = 1：掃描模式（SI → Q），形成鏈式移位路徑晶片版圖級別上，SFF 相比普通 FF 額外增加 1 個 MUX 面積（約 10%–20% 的標準單元面積開銷），外加掃描時鐘樹和掃描資料通路的佈線成本，整體晶片面積增加約 5%–15%（行業經驗值，與設計複雜度強相關）。
2. 掃描鏈架構型別與演進
| 架構型別 | 原理 | 優勢 | 劣勢 | 適用場景 |
|---|---|---|---|---|
| 全掃描 | 所有時序單元均替換為 SFF 並納入鏈 | 故障覆蓋率最高，ATPG 自動程度最高 | 面積開銷最大，掃描鏈長導致測試時間增加 | 主流商用 ASIC/SoC |
| 部分掃描 | 僅關鍵路徑上的暫存器納入掃描鏈 | 面積/時序開銷減小 | ATPG 複雜度增加，覆蓋率可能下降 | 時序敏感設計、低功耗晶片 |
| 掃描壓縮 | 輸入端（Decompressor）將少量 ATE 通道擴充套件為大量內部掃描鏈；輸出端（Compactor）壓縮響應 | 大幅減少測試資料量和 IO 引腳需求 | 額外壓縮 IP 及設計複雜度 | AI 晶片/大規模 SoC 主流方案 |
| 邏輯 BIST | 片上 PRPG 生成隨機向量 + MISR 壓縮簽名 | 無需 ATE 大容量儲存，適合現場測試 | 覆蓋率難以達到確定性水平 | 輔助/補充測試 |
3. 掃描壓縮的產業實現
掃描壓縮技術是應對大規模設計測試頻寬瓶頸的關鍵。以 Synopsys DFTMAX 和 Siemens Tessent 為代表：
- 輸入端解壓（Broadcast/Selective Encoding）：將數百至數千條內部短掃描鏈對映到 4–32 個外部掃描輸入通道
- 輸出端時序壓縮（X-Tolerant Compactor）：用異或樹、空間壓縮器處理掃描輸出，濾除不定態（X-State）干擾
- 壓縮比：典型量產設計實現 50×–400× 壓縮比（Synopsys 2023 年產品白皮書），Tessent 的 EDT 架構報告過 1,000× 以上的極端案例
- 代價：壓縮邏輯引入額外閘電路，約為掃描邏輯的 2%–5%；極端壓縮可能損失部分故障診斷解析度
4. ATPG 與故障模型
自動測試向量生成器基於故障模型產生測試模式，主流模型包括：
| 故障模型 | 描述 | 最小覆蓋率要求（行業經驗） |
|---|---|---|
| Stuck-at Fault | 訊號線恆定 0 或 1 | ≥ 98%（商用）；≥ 99%（車規） |
| Transition Delay Fault | 訊號翻轉延遲超過時鐘週期 | ≥ 85%–90% |
| Path Delay Fault | 針對特定時序路徑的延遲故障 | 視關鍵路徑覆蓋率而定 |
| Bridging Fault | 相鄰訊號線意外短路 | 通常 > 80% |
| Cell-Aware Fault | 標準單元內部電晶體級故障 | 先進工藝推薦 > 90% |
AI 晶片由於平行計算單元高度規則（PE 陣列），結構上有利於高覆蓋率實現，但大型乘法器、片上 SRAM 介面等宏單元仍需專項 DFT 處理（MBIST 覆蓋儲存器部分，邊界掃描解決 IO 部分）。
📊 關鍵引數
以下為 Scan Chain 架構設計及效能評估的核心引數：
| 引數 | 定義 | 典型值/參考範圍 |
|---|---|---|
| 掃描鏈數量 | 並行掃描鏈的總數量，與 ATE 數字通道數匹配 | 16/32/64/128 條（取決於 ATE 配置） |
| 最長鏈長度 | 單條掃描鏈包含的最大 SFF 數量 | 500–5,000（未壓縮）；50–500（高度壓縮後等效） |
| 壓縮比 | 內部掃描鏈數 / 外部掃描 IO 數 | 50×–400×（商用工具 2023 年典型值） |
| 移位頻率 | 掃描移位時的時脈頻率 | 10–50 MHz（受 IR Drop 和功耗約束） |
| 測試覆蓋率（Stuck-at） | 可檢測故障佔總故障的比例 | 98%–99.5%（商用）；≥99.5%（車規目標） |
| 測試向量數 | ATPG 產生的測試模式組數 | 數百至數千組（與覆蓋率目標和設計複雜度正相關） |
| 測試時間（單晶片） | 完成全套掃描測試的 ATE 時間 | 數秒至數十秒（高壓縮設計）；數分鐘（低壓縮複雜 SoC） |
| 掃描功耗 | 移位模式下的動態功耗 vs. 功能模式 | 通常為功能模式的 1.5×–3×（業內經驗），需掃描時鐘樹門控最佳化 |
| 面積開銷 | 由於 SFF+MUX+佈線增加的設計面積 | 5%–15%（設計依賴） |
| 測試資料總量 | 單晶片測試所需向量資料量 | 數十 MB–數 GB（壓縮前）；數 MB–數十 MB（壓縮後） |
工藝演進對引數的影響
先進工藝（3nm/5nm）下呈現兩項矛盾趨勢：
- 缺陷密度增加需要更高覆蓋率、更多測試模式，推高測試時間；
- 時序視窗收窄要求掃描移位速度不能過快（受 IR Drop 和串擾限制），拉長單次移位時間。
結果是：單位電晶體的測試成本並未隨摩爾定律同步下降，甚至出現反彈——ITRS（國際半導體技術路線圖）2015 年即提出“測試成本危機”預警。AI 晶片的大面積特性放大了這一矛盾。
🗺️ 技術路線
演化史
| 階段 | 時間 | 關鍵節點 |
|---|---|---|
| 萌芽期 | 1960s 末–1970s | IBM 的 Eichelberger 等人提出 Level-Sensitive Scan Design，奠定邊界掃描和內部掃描理論基礎 |
| 商用化 | 1980s–1990s | IEEE 1149.1 JTAG 標準確立（1990），Synopsys 等 EDA 廠商推出第一代 ATPG 工具 |
| 全掃描普及 | 2000s | 全掃描 + ATPG 成為主流 ASIC 設計流程標配，DFT 工程師崗位形成 |
| 壓縮時代 | 2010s | 掃描壓縮技術全面推廣，Synopsys DFTMAX、Mentor Tessent EDT、Cadence OPMISR+ 形成競爭格局 |
| AI 時代 DFT | 2020s | Chiplet/3D-IC 的跨 die 掃描鏈互聯（IEEE 1838）、先進封裝下的測試訪問、AI 加速 DFT 工具（機器學習輔助 ATPG）成為前沿方向 |
當前技術熱點（2023–2024）
-
3D-IC 測試架構：晶片堆疊（如 AMD MI300X、NVIDIA B200 的多 die 整合）需通過 IEEE 1838 標準實現跨 die 的測試訪問，掃描鏈需穿越矽中介層/微凸點，測試排程和故障隔離更加複雜。
-
低功耗掃描設計：掃描移位階段動態功耗可達功能模式 2–3 倍，對功耗預算嚴格的 AI 邊緣晶片構成挑戰。Multi-Vt 插入、掃描時鐘門控、分段掃描移位等低功耗 DFT 技術是研究熱點。
-
AI for DFT：Google、NVIDIA 等企業探索用強化學習最佳化掃描鏈插入和排序，Synopsys 於 2023 年推出 DSO.ai 的設計空間最佳化引擎，將 DFT 引數納入搜尋空間。
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安全掃描鏈：掃描鏈的完全可觀察性構成安全漏洞——攻擊者可通過掃描鏈讀出片上金鑰（如 IEEE 論文展示的 AES 金鑰提取攻擊）。產業界逐步推廣掃描鏈鎖定（Scan Chain Obfuscation）和認證機制，車規晶片和資訊安全領域要求尤為嚴格。
⛓️ 上游
1. EDA 工具層
DFT/ATPG 工具是 Scan Chain 的核心上游，由全球三大 EDA 廠商高度壟斷。
| 廠商 | 產品線 | 定位 | 關鍵引數公開資訊 |
|---|---|---|---|
| Synopsys（美國） | DFT Compiler（插入與最佳化）、TetraMAX（ATPG）、DFTMAX（壓縮） | 全流程覆蓋，市場領先地位 | DFTMAX Ultra 壓縮比 400×+（2023 年產品資料）；結合 Fusion Compiler 支援 RTL-to-GDSII 統一平台 |
| Cadence（美國） | Modus DFT（整合平台）、Genus（綜合中的 DFT）、Xcelium（模擬驗證） | 全流程競爭 | Modus 支援 2.5D/3D-IC 的 IEEE 1838 標準（2023 年白皮書） |
| Siemens EDA（德國/美國） | Tessent（DFT/ATPG 全平台）、Tessent MissionMode（線上測試）、Tessent Streaming Scan Network | 在 DFT 專項領域技術深厚 | Tessent EDT 壓縮架構在超大規模設計領域有較強口碑；SSN 架構降低 ATE I/O 需求 |
競爭格局：據 ESD Alliance 統計，2023 年全球電子設計自動化（含 PCB 與半導體 IP）市場規模約 157 億美元。三大廠商合計佔據 EDA 市場顯著份額（具體合計佔比需鎖定 ESD Alliance 細分口徑）。DFT 模組作為 EDA 全流程的一部分，一般不單獨揭露營收，但據業內估計，DFT 工具及相關 IP 授權營收在整體 EDA 營收中佔比約 8%–12%（行業推算，公開資料未見精確資料）。
EDA 上游的核心上游：半導體 IP 授權商（Arm、Synopsys 自有的 DesignWare 等）提供部分預整合的 DFT IP，包括標準化的邊界掃描控制器、MBIST 控制器等。極少有第三方廠商專門提供 Scan Chain IP 獨立授權。
2. ATE 自動測試裝置層
Scan Chain 需要在 ATE（自動測試裝置）上執行物理測試，屬於下游應用執行層面的直接硬體依賴。
| 廠商 | 核心平台 | 關鍵能力 | FY2023 相關營收 |
|---|---|---|---|
| Advantest（日本） | V93000（單站/多站配置）、T2000 | 高數字通道數、高速掃描移位支援、SiP/3D-IC 測試 | 半導體/元件測試系統部門營收約 4,737 億日元（FY2023，Advantest 年報） |
| Teradyne（美國） | UltraFLEX、UltraFLEXplus、J750 | UltraFLEXplus 數字通道速率達 Gbps 級；適用於 AI 晶片高資料量測試 | 半導體測試業務營收約 21.6 億美元（2023 年，Teradyne 年報） |
| Cohu（美國） | Diamondx、PAx 系列 | 以 handler 整合見長，數字測試能力較弱於前兩者 | 約 6.36 億美元（2023 年，含非 ATE 業務） |
高階 ATE 市場集中度較高，Advantest 與 Teradyne 兩家據行業估計（VLSI Research 2023）合計控制全球 SoC/邏輯測試市場的顯著份額。
3. 晶圓製造/封裝中的測試介面
Foundry 廠（台積電、三星、Intel）在先進工藝 PDK 中嵌入 DFT 設計規則，包括 SFF 標準單元庫、掃描時鐘樹約束模型、測試用 PDN 方案等，構成 Scan Chain 的“物理實現層面的上游約束”。
🏭 下游
1. 晶片設計公司（DFT 實施方）
Scan Chain 的工程實施方即晶片設計團隊中的 DFT 工程師，主要分佈於以下企業型別：
| 企業型別 | 代表公司 | DFT 工作特點 |
|---|---|---|
| AI 晶片設計公司 | NVIDIA、AMD、寒武紀、地平線、燧原、壁仞、摩爾線程、崑崙芯 | DUT（待測設計）規模超大，掃描壓縮架構定製化要求高；車規級 AI 晶片需功能安全標準下的 DFT 認證 |
| 雲端端晶片/XPU | Google（TPU）、Amazon（Trainium/Inferentia）、Microsoft（Maia，2023 年自研）、Meta（MTIA） | 超算團隊自研 DFT 方案，高度依賴 Synopsys/Cadence 工具 |
| 消費 SoC 龍頭 | Qualcomm、Apple、聯發科、紫光展銳 | 多產品線迭代，DFT 架構標準化程度高，工程效率優先 |
| 汽車半導體 | NXP、Infineon、TI、ST、地平線征程系列 | 功能安全要求嚴格（ISO 26262），DFT 需額外插入 LBIST（邏輯內建自測試），掃描鏈安全鎖定機制 |
| 晶片設計服務 | 芯原股份、GUC（創意電子）、Alchip（世芯）、Socionext | 自身搭建 DFT 平台能力各平台客戶服務，縮短中小企業設計週期 |
2. 封測/測試廠（OSAT/測試服務）
Scan Chain 晶圓測試（CP，Circuit Probing）和封裝測試（FT，Final Test）由以下測試工廠執行：
- 全球：日月光（ASE）、安靠（Amkor）、京元電（KYEC，已出售大陸廠）、力成（PTI）
- 中國大陸：通富微電、華天科技、長電科技（後段測試佔比較低，但 CP 測試均有版面配置）、利揚晶片（獨立測試廠，2023 年營收約 4.3 億人民幣）
OSAT 廠的核心價值在於 ATE 產能和良率工程分析，Scan Chain 的測試程式設計和故障診斷仍由晶片設計公司 DFT 團隊主導，OSAT 配合執行與初篩異常定位。
3. 終端應用對 Scan Chain 的差異化需求
| 應用場景 | 可靠性等級 | 對 Scan Chain 的特殊要求 |
|---|---|---|
| 消費電子（手機 SoC/消費 GPU） | 一般消費級 | 追求測試成本最小化，覆蓋率可適度折中（≈95%+），接受 DPPM 較高 |
| 資料中心 AI 加速器 | 高可靠性 | 需系統級測試（SLT），掃描覆蓋率 >98%，兼顧線上診斷（POST） |
| 車規 AI 晶片 | 功能安全（ASIL-B/D） | FC 接近 100%，需 LBIST 補充，掃描鏈安全鎖定，線上測試間隔 < FTTI（容錯時間間隔） |
| 航空航天/國防 | 極高可靠性、抗輻射 | 三重冗餘掃描鏈方案、抗單粒子翻轉加固、全生命週期現場診斷 |
💼 受益公司
以下公司為全球 Scan Chain/DFT 產業鏈的核心參與者。所有營收均為公開年報資料（FY2023，如無特別說明），是公司全線產品或所在板塊營收，非單一 DFT/Scan Chain 細分營收。
EDA 工具層
| 公司 | FY2023 相關業績 | 受益邏輯 |
|---|---|---|
| Synopsys | 整體營收約 58.4 億美元（FY2023，10月止） | DFT 全流程龍頭，AI 晶片設計客戶普遍使用其 TetraMAX/DFTMAX 方案 |
| Cadence | 整體營收約 40.9 億美元（FY2023） | Modus DFT 在 2.5D/3D-IC 測試架構版面配置較早，受益 Chiplet 趨勢 |
| Siemens EDA | Siemens 數字化工業集團營收約 195 億歐元（含所有工業軟體，FY2023，9月止），EDA 部分未單獨揭露 | Tessent 在高壓縮比 DFT 及車規領域有口碑，增長來源於先進工藝複雜度驅動 |
ATE 裝置層
| 公司 | FY2023 相關業績 | 受益邏輯 |
|---|---|---|
| Advantest | 半導體測試部門約 4,737 億日元（FY2023，3月止） | AI 晶片測試需求推升高階 V93000 平台出貨，掃描資料量大需高數字通道配置 |
| Teradyne | 半導體測試業務約 21.6 億美元（FY2023） | UltraFLEXplus 針對 AI/高效能運算 SoC 測試最佳化，AI 業務系其增長引擎（內部公開說明） |
晶片設計公司
以下公司均為 DFT 工具和測試服務的重度使用者，直接的“受益”體現在測試成本最佳化和產品上市速度上：
- NVIDIA：H100/H200/B200 晶片 DFT 複雜度領先，自研部分 DFT IP 與商用工具協同；公開資料未見其 DFT 團隊規模資料
- AMD：MI300 系列 Chiplet 產品（12 個 die 合封）需跨 die 掃描鏈協同，推動 IEEE 1838 標準落地實踐
中國受益公司（國產化替代邏輯）
| 公司 | 定位 | 相關進展 |
|---|---|---|
| 華大九天 | 國產 EDA 全流程 | 2023 年年報提及 DFT 相關研發及初步工具鏈版面配置，客戶驗證階段，公開資料未見規模化商業部署資料 |
| 廣立微 | 良率提升/測試晶片 EDA | DFT/ATPG 非其核心產品，主要聚焦 WAT 測試和良率分析，但良率管理與 DFT 存在資料協同可能 |
| 長川科技 | 國產 ATE | 數字測試機已有產品落地，聚焦中低端 SoC 測試，公開資料未見與 V93000/UltraFLEX 同代數字通道能力的獨立第三方測評資料 |
| 芯碁微裝 | 半導體檢測裝置（AOI 等） | 非 ATE/DFT 直接領域，但在光學檢測替代部分電測的行業趨勢下存在聯絡 |
📈 市場規模
全球 DFT/ATPG 工具細分市場
需明確：DFT 工具市場屬於 EDA 市場的一個功能模組，沒有獨立權威市場規模統計。以下為行業推算和關聯市場資料：
- 全球 EDA 市場總規模：約 157 億美元（2023 年，ESD Alliance）
- DFT/ATPG 工具及 IP 在 EDA 中佔比：行業估計約 8%–12%（推算依據：DFT 是數字 IC 設計六大環節之一，與邏輯綜合、驗證、版面配置佈線並列），對應約 12.6–18.8 億美元（2023 年估算）
- Synopsys 數字實現套件（含 DFT） 在總營收的佔比：未公開拆分，公開資料未見獨立 DFT 工具的 TAM 資料
全球 ATE 市場規模
- 據 TechInsights/VLSI Research（2023 年），全球半導體測試裝置市場規模約 65–70 億美元（包含 SoC/邏輯測試、儲存器測試、模擬/RF 測試等）
- SoC/邏輯測試 ATE 規模約為其中的 35%–40%，對應約 24–28 億美元，與 Scan Chain 數字測試直接相關
- 增長驅動：AI 晶片測試複雜度推升 ATE 配置升級（更高數字通道數、更大量向量儲存、更多站點），一臺高配 V93000 單價可達 200 萬美元以上，是市場的直接增量來源
中國市場
- 據中國半導體行業協會（CSIA）及行業第三方報告推算（2023 年），中國半導體測試裝置市場約佔全球的 25%–30%，對應約 16–21 億美元（含進口和國產裝置）
- 國產 ATE 在國內市場份額：據公開行業報告，長川科技、華峰測控、悅芯科技等國產品牌合計在模擬/分立器件測試領域已有較高國產化率，但在高階 SoC/邏輯測試領域，國產化率公開資料未見權威統計，行業普遍認為 顯著偏低（市場觀察口徑）
測試服務（OSAT 測試營收）
OSAT 測試營收中，與 Scan Chain 相關的數字測試為一部分。全球最大 OSAT 日月光投控 2023 年測試業務營收約 604 億新臺幣（約 19 億美元），該數字涵蓋所有型別晶片測試（邏輯、儲存器、混合訊號等），其中先進節點 AI 晶片的數字測試營收未單獨揭露。
🆚 玩家對比
EDA 三巨頭 DFT 能力對比
| 維度 | Synopsys | Cadence | Siemens EDA |
|---|---|---|---|
| DFT 工具成熟度 | ★★★★★（業界標杆） | ★★★★☆ | ★★★★★（專項深度最強） |
| 壓縮比上限 | 官方資料 400×+ | 公開資料未見極值資料 | Tessent EDT 架構行業口碑佳 |
| 3D-IC/Chiplet 支援 | 已版面配置，3DIC Compiler + DFT 協同 | 較早釋出 IEEE 1838 白皮書，有驗證案例 | Tessent 多 die 方案同步推進 |
| AI 晶片客戶案例 | NVIDIA、Google 等大規模部署 | AMD 部分產品線、自研晶片客戶 | 車規晶片、工業級大 SoC 客戶 |
| 與綜合/版面配置佈線融合度 | Fusion Compiler 平台統一 RTL-to-GDSII | Genus + Innovus + Modus 全流程 | 與第三方版面配置佈線工具聯合作業 |
| 中國市場存在感 | 極強（幾乎所有 AI 晶片客戶） | 較強 | 較前兩者低，但在特定客戶中仍有部署 |
高階 ATE 雙寡頭對比
| 維度 | Advantest V93000 | Teradyne UltraFLEX |
|---|---|---|
| 數字通道數上限 | 可配置至 2,048+（多板卡擴充套件） | 類似級別，具多站點並行測試優勢 |
| 最大向量深度 | 高配可達數 GB | 類似 |
| 掃描測試時脈頻率 | 支援 >100 MHz（實際受 DUT 約束） | 類似 |
| AI 晶片客戶代表 | NVIDIA（重要 ATE 供應商關係，行業公開資訊） | Qualcomm、AMD 等也有采購 |
| 中國區供應 | 受出口管制影響，高配型號存在許可證要求 | 完全類似情況 |
| 二手裝置/翻新市場 | 大量 V93000 二手裝置對中國中小型測試廠有較高可獲得性 | 類似 |
AI 晶片廠商 DFT 能力概覽（非排名）
| 公司 | 典型 DFT 策略 | 團隊規模 |
|---|---|---|
| NVIDIA | 自研 DFT 架構 + 商用工具高度混合使用，為每代 GPU 高度定製壓縮架構 | 數百人 DFT 團隊（行業估計，未公開） |
| AMD | 偏重使用 Siemens Tessent + Synopsys DFTMAX，Chiplet DFT 版面配置較早 | 大型團隊，具體人數未公開 |
| Google TPU | 與 Broadcom 等合作開發，自研 ATPG 最佳化流程 | 公開資料未見 |
| 國內 AI 晶片初創 | 高度依賴 Synopsys/Cadence 套餐式方案，DFT 團隊多在 10–50 人數量級 | 行業普遍水平 |
⚠️ 風險
技術風險
| 風險項 | 詳細描述 | 影響物件 |
|---|---|---|
| 先進工藝 DFT 難度指數上升 | 3nm/2nm 工藝下，IR Drop 導致掃描移位失效、跨電壓域掃描時序收斂問題更加突出 | 全產業鏈 |
| 測試成本佔比失控 | AI 大晶片測試時間隨 die 面積/電晶體數增長，大型 GPU 的單顆 ATE 測試成本可達數十美元級別（行業推算），若最佳化不足可能侵蝕毛利 | 晶片設計公司 |
| 掃描鏈安全漏洞 | 公開文獻（如 IEEE Trans. on VLSI 2016、CHES 2019 等）多次展示利用 scan chain 的全讀出攻擊提取 AES/TDES 金鑰的方法；若車規/金融級安全晶片未做掃描鏈保護，存在較大安全隱患 | 車規/安全晶片客戶 |
| Chiplet DFT 互操作難題 | 來自不同廠商的 Chiplet 可能採用不同的 DFT 架構，互連測試標準（IEEE 1838）仍在產業推廣初期，完整工具鏈支援不足 | Chiplet 生態 |
供應鏈風險
| 風險項 | 詳細描述 |
|---|---|
| EDA 工具斷供 | DFT/ATPG 工具幾乎 100% 依賴美國三巨頭，中國客戶在極端管制情景下可能無法繼續獲得工具更新、技術支援或合法許可 |
| 高階 ATE 出口管制 | 美日荷三方出口管制架構下，面向中國的高階 SoC 測試系統存在發貨延遲、效能降級或禁售風險（行業公開案例，2022 年後） |
| 人才瓶頸 | 全球 DFT 工程師供給極度有限——該崗位需要兼顧數字設計、測試理論和 EDA 工具使用，培養週期長。據半導體招聘行業觀察（2023），中國 DFT 資深工程師年薪中位數約人民幣 60–120 萬，供給明顯不足 |
商業模式風險
- OSAT 測試產能波動：AI 晶片集中流片（如大客戶在臺積電同一節點量產）可能造成高階 ATE 測試產能短期短缺，排隊測試影響產品交付週期
- 二手 ATE 市場質量風險：中國中小測試廠大量採購二手 Advantest/Teradyne 裝置，存在備件短缺、校準服務不足風險
🧹 誤讀糾偏
| 常見誤讀 | 實際事實 |
|---|---|
| ❌ “Scan Chain 只是老掉牙的技術，沒有創新空間了” | ✅ 掃描鏈的基礎理論確實已成熟 40 餘年，但在 AI 大晶片、Chiplet/3D-IC、先進工藝下的功耗/安全/壓縮創新仍然是 EDA 領域活躍研發方向 |
| ❌ “只要買了 Synopsys 工具，DFT 就自動搞定” | ✅ 商用工具提供自動化架構，但掃描鏈架構規劃、時序收斂、覆蓋率收斂除錯、跨團隊協作（與前端/物理設計/測試廠）需高度專業的 DFT 工程師主導，“一鍵式 DFT” 對於大規模 AI 晶片不現實 |
| ❌ “國產 EDA 已經有了 DFT 工具，可以立刻國產替代了” | ✅ 截至 2024 年公開資訊，國產 EDA 在 DFT/ATPG 模組處於起步或小規模驗證階段，在產品完備度、壓縮引擎效能、先進工藝節點部署等方面與三巨頭存在顯著差距，全鏈路國產替代仍需較長時間 |
| ❌ “Scan Chain 只與晶片測試有關，和 AI 應用沒直接關係” | ✅ 測試成本、良率提升速度直接決定 AI 晶片的毛利率和量產爬坡週期；車規 AI 晶片功能安全認證中 DFT 方案是關鍵審查項（ISO 26262 Part 11） |
| ❌ “測試覆蓋率 99% 就完美了” | ✅ 剩餘 1% 未覆蓋故障在出貨量達千萬級時可能造成數千片失效，且某些故障模型（如極小延遲故障）在傳統掃描模式中本徵覆蓋有限 |
📰 最新事件
以下行業事件與 Scan Chain/DFT 直接或間接相關，時間跨度 2023–2024：
- Synopsys 收購 Ansys（2024 年 1 月宣佈，約 350 億美元，預計 2025 上半年完成）：EDA 最大規模併購，合併後的模擬/DFT/電磁/熱分析全棧能力可能重塑晶片測試與籤核流程
- Siemens 擴充套件 Tessent 生態（2023–2024）：釋出 Tessent Streaming Scan Network 2.0，進一步降低高壓縮比掃描的 ATE I/O 依賴；與台積電 3D Fabric 合作推進 Chiplet 測試
- IEEE 1838 3D-IC 測試標準推進：2023 年多篇學術及工業論文展示了基於 IEEE 1838 的 Chiplet DFT 實際流片驗證，AMD、Intel 等為主要推動方
- 美國出口管制更新(2023 年 10 月）：高階 ATE（含特定數字通道數閾值以上系統）對華出口許可證要求進一步明確，影響國內部分 AI 晶片公司 ATE 採購計劃
- NVIDIA B200/GB200 DFT 複雜度曝光：行業分析機構 Semianalysis（2024）指出 B200 的雙 die 封裝及 HBM3e 整合給 DFT 帶來較大挑戰，測試成本較 H100 代次有所上升（具體增額公開資料未見）
- 國內 DFT 人才爭奪加劇：2023–2024 國內 AI 晶片公司快速擴張 DFT 團隊，資深 DFT 工程師薪酬持續上漲，企業通過社招海內外團隊補充人才
📡 追蹤指標
以下指標可用於持續追蹤 Scan Chain/DFT 產業趨勢：
- EDA 季度營收及區域分佈（來源：Synopsys/Cadence 季報、ESD Alliance 季度報告）：關注數字設計套件營收增速，反饋 AI 晶片設計活躍度
- ATE 大廠訂單出貨比（B/B Ratio）（來源：Advantest/Teradyne 季報）：大於 1 表示測試裝置需求景氣，間接反映晶片量產擴張
- 台積電先進工藝（N5/N4/N3）投片量及 CapEx 計劃（來源：台積電法說會）：投片增加直接帶動測試需求和 ATE 訂單
- OSAT 廠 AI 晶片測試產能利用率及 CapEx（來源：日月光/安靠/京元電季報）：反映 AI 晶片的量產節奏
- 晶片設計公司 DFT 相關招聘資料（來源：LinkedIn/國內招聘平台崗位數與薪酬變化）：反映產業對 DFT 工程能力儲備的緊迫程度
- IEEE 相關標準更新：P3405（Chiplet DFT 互操作性）、P1838 修訂進展，影響跨廠商測試生態
- 國產量產 DFT EDA/ATE 工具進展（來源：華大九天/廣立微/長川科技等公司公告及官方釋出）：追蹤國產替代實際里程碑
- 學術頂會 DFT 論文數量（ITC、VTS、DAC 等）：國際測試會議（ITC）為 DFT 領域最主要學術與產業混合會議，論文方向變化反映技術前沿
🔖 信源
以下為掃描鏈及 DFT 產業鏈關鍵資訊來源：
機構與行業組織
- ITC（International Test Conference）—— DFT/測試領域頂級會議，每年論文及產業報告
- VTS（VLSI Test Symposium）—— IEEE 主辦的 VLSI 測試專項學術會議
- ESD Alliance—— 季度 EDA 市場規模與分割槽域統計資料
- VLSI Research（現 TechInsights 製造分析部門）—— ATE 市場估算與半導體制造成本資料
- Yole Intelligence—— 晶片製造成本結構分析
- ISO 26262 Part 11 —— 半導體功能安全標準，規定 DFT 及測試指標
核心企業公開揭露
- Synopsys 年度報告及產品白皮書（DFTMAX、TetraMAX）
- Cadence 年度報告及 Modus DFT 技術文件
- Siemens EDA Tessent 平台公開資料
- Advantest/Teradyne 年報及產品手冊
- 華大九天、廣立微、長川科技等國內上市公司公告及年報
學術/行業參考方向
- Eichelberger 等, “A Logic Design Structure for LSI Testability”（1977, DAC）——掃描設計奠基性論文
- IEEE Std 1149.1 (JTAG)、IEEE Std 1838 (3D-IC 測試訪問) 標準文本
- 近三年 DAC/ITC/AutoTestCon 論文中關於 Scan Chain 安全、低功耗 DFT 及 AI for DFT 的專題文章
宣告：本頁所有市場資料均標註年份及原始估算口徑；未標註具體數字處已註明“公開資料未見”；不構成任何採購、技術選型或投資建議。