选择性外延（Selective Epitaxy）
3 秒看懂
选择性外延是在晶圆上**只让单晶半导体材料生长在暴露的晶体表面上，而在氧化物/氮化物等介质层上不生长（或几乎不生长）**的薄膜沉积工艺。它是先进逻辑芯片中 PMOS 应力工程和源漏接触优化的核心手段——没有它，FinFET/GAA 管子跑不出设计频率。
3 分钟产业解释
为什么需要选择性外延？
现代 CMOS 晶体管从 90 nm 起，靠”缩小尺寸”来提升性能的路子越来越走不通。工程师发现：给沟道施加机械应力可以显著提高载流子迁移率，从而在不缩小栅长的情况下提升驱动电流。
具体做法是：在 PMOS 晶体管的源（Source）和漏（Drain）区域，选择性地生长富锗硅（SiGe）。因为 SiGe 的晶格常数大于纯硅，它会对下方的硅沟道施加压应力（compressive stress），大幅提高空穴迁移率——这相当于免费”加速”了 PMOS。
但问题在于：源漏区紧邻栅极和隔离介质，如果 epi 材料也长到介质层上，就会造成短路。因此必须做到**“只长该长的地方”**，这就是”选择性”的意义。
产业重要性有多大？
- 从 90 nm 至少一路用到 2 nm 及更先进节点，是先进逻辑制造中极少数随节点演进反而用量增加的工艺步骤。
- 在 FinFET（14/16 nm 起）中，SiGe S/D 选择性外延是 pFinFET 的标配工艺。
- 在 GAA/纳米片（nanosheet）FET（3 nm 起）中，源漏凹槽更深、纵横比更高，对选择性外延的工艺窗口、均匀性和缺陷控制提出更严苛的要求。
- 先进封装和 CFET（互补 FET）等未来架构中，选择性外延的地位还将进一步上升。
一句话：选择性外延不是”锦上添花”，而是先进逻辑芯片性能达标的关键使能工艺。
15 分钟专家深入
1. 工艺本质：热力学选择性 + 化学选择性
选择性外延生长（Selective Epitaxial Growth, SEG）的核心挑战是：如何让目标材料只在裸露的单晶硅表面上成核生长，而在相邻的 SiO₂、Si₃N₄ 等非晶介质表面上抑制成核？
实现这种选择性依赖两个机制：
（a）热力学差异（本征选择性）
单晶硅表面具有规则的悬挂键排列，为外延成核提供了极低的界面能垒。而在非晶 SiO₂ 表面上，原子缺乏有序排列，成核所需的临界核形成能显著更高。在适当的温度窗口内，这个差异天然地赋予了一定程度的选择性。
（b）化学辅助选择性（HCl/Cl₂ 腐蚀）
仅靠热力学差异往往不够——尤其在先进节点要求的较低生长温度下，介质表面也会出现寄生成核。因此，工业生产中普遍引入 HCl（氯化氢） 或 Cl₂ 作为原位（in-situ）选择性腐蚀剂：
- 在裸露的硅晶面上：生长速率 > HCl 腐蚀速率 → 净生长。
- 在介质表面上：由于缺乏稳定的晶核，HCl 的腐蚀速率 > 前驱体的沉积速率 → 零生长或净去除。
通过精确调控前驱体与 HCl 的流量比（常用参数 HCl/SiH₄ 或 HCl/SiH₂Cl₂ 摩尔比），可以在生长速率与选择性之间找到最优平衡点。
2. 典型前驱体化学体系
| 化学体系 | 典型前驱体 | 生长温度（估算范围） | 典型应用 |
|---|---|---|---|
| 硅选择性外延 | SiH₂Cl₂ (DCS) / SiH₄ + HCl + H₂ | ~600–800°C | NMOS 抬高源漏（RSD）、n-type Si epi |
| SiGe 选择性外延 | SiH₂Cl₂ + GeH₄ + HCl + B₂H₆ (p 型掺杂) | ~550–750°C | PMOS SiGe S/D 应力源 |
| Si:C 选择性外延 | SiH₄ + CH₃SiH₃ (methylsilane) + HCl | ~550–650°C | NMOS S/D（拉应力，部分节点采用） |
说明：上表温度为公开文献中的典型范围估算，实际量产温度取决于具体设备腔体、晶圆负荷和工艺窗口，各代工厂有差异。Ge 含量在 S/D 应力工程中通常在 20–40 at% 区间 [文献综合估算]，更高 Ge 含量（>50%）用于特定应用但工艺难度急剧上升。
关键工艺变量：
- 前驱体分压：决定生长速率和组分。
- HCl 流量：维持选择性的核心旋钮。流量太低 → 介质表面出现寄生颗粒（“epi spiking”）；太高 → 生长速率过低、硅衬底被钻蚀（substrate loss）。
- 温度：影响生长速率、Ge 并入效率、选择性窗口宽度。
- 压力：低压 CVD（通常数十到数百 Torr 范围）有利于均匀性和选择性。
- H₂ 载气流量：影响表面反应动力学和 HCl 的腐蚀效率。
3. 晶面与形貌控制（Facet Engineering）
选择性外延不是简单地”在坑里填满材料”。由于不同晶面的生长速率存在各向异性，在源漏凹槽中生长的 SiGe 层会自然形成特定的晶面（facet）：
Gate
┌──────────────┐
│ Gate Oxide │
│ │
───┘ └─── Si Substrate
╱ SiGe Epi ╲
╱ (111) facet ╲ ← 倾斜面，沿 {111} 晶面
───╱ ╲───
S/D recess region
在（100）晶向衬底的典型 FinFET 源漏凹槽中，SiGe 的侧壁常沿 {111} 晶面倾斜生长，形成特征性的 V 形或楔形截面。这些 facet 的角度和位置直接影响：
- 应力传递效率：facet 角度决定了 SiGe 对沟道施加应力的几何构型。
- 栅极-源漏间距：facet 可能侵入栅极下方，影响寄生电容和可靠性。
- 接触电阻：facet 形貌影响后续金属硅化物（silicide）的覆盖均匀性。
因此，量产中需要通过温度、压力、HCl 比例的联合优化来调控 facet 形貌，使其满足电学和可靠性的综合要求。
4. 关键挑战
| 挑战 | 说明 |
|---|---|
| 寄生成核（Parasitic Nucleation） | 介质表面出现多晶颗粒，导致漏电或短路。是选择性丧失的直接后果。 |
| Loading Effect | 晶圆上不同图形密度的区域，有效前驱体/HCl 通量不同，导致生长速率和 Ge 含量出现位置依赖性（within-wafer non-uniformity）。 |
| Ge Out-diffusion | 高温后续工艺可能导致 Ge 从 SiGe epi 层向外扩散，削弱应力效果。需要控制后续热预算。 |
| 缺陷（位错、堆垛层错） | SiGe 与 Si 的晶格失配（~4% for 25% Ge）在超过临界厚度后释放为穿透位错，影响结漏电。先进节点通过严格控制 Ge 含量分布和厚度来管理。 |
| 高纵横比凹槽填充 | GAA/纳米片架构中，源漏凹槽更深更窄，气体传输受限，对选择性和均匀性的挑战加剧。 |
| 碳/磷掺杂均匀性 | NMOS 侧的 Si:P 或 Si:C 选择性外延需要精确控制掺杂剂浓度和分布。 |
技术原理（最深机制层）
热力学框架：成核自由能
外延薄膜在任何衬底表面（包括同质衬底）上的成核本质上属于异质成核，其临界核形成自由能需要在均质形核的基础上引入衬底润湿角因子 f(θ)：
临界核形成自由能（异质成核）:
ΔG*_het = ΔG*_hom · f(θ) = (16π · γ³) / (3 · (ΔGᵥ)²) · f(θ)
其中:
ΔG*_hom = (16π · γ³) / (3 · (ΔGᵥ)²) （均质形核势垒）
γ = 界面能（adatom-adatom vs adatom-surface）
ΔGᵥ = 单位体积自由能驱动力（过饱和度决定）
f(θ) = (2 - 3cosθ + cos³θ)/4, 0 ≤ θ ≤ π （润湿角因子）
- 在裸露的 Si 晶面上：润湿角 θ 极小，f(θ) → 0，界面能 γ(epi/substrate) 极低（同质或近同质界面），ΔG*_het 小 → 成核容易。
- 在SiO₂/Si₃N₄ 表面上：润湿角 θ 大，f(θ) → 1，γ(epi/dielectric) 高，adatom 扩散受限 → ΔG*_het 很大 → 成核被热力学抑制。
但热力学不是唯一因素。在实际 CVD 过程中，动力学因素同样关键：
选择性维持的条件（简化模型）:
R_growth(晶面) >> R_etch(晶面) → 净生长
R_parasitic(介质面) ≤ R_etch(介质面) → 零净生长
其中 R = 表面反应速率，R_etch = HCl/Cl₂ 的气相+表面腐蚀速率
生长动力学：表面反应 vs 质量传输
在选择性外延的典型工艺窗口中：
- 低温区（< ~650°C）：表面反应控制（reaction-limited regime）。生长速率随温度指数上升（阿伦尼乌斯行为）。选择性较好，但速率低。
- 中温区（~650–800°C）：过渡区。生长速率较高，但寄生成核风险增加。
- 高温区（> ~800°C）：质量传输控制（mass-transport-limited regime）。速率由前驱体向表面的扩散决定，温度敏感性降低，但选择性窗口变窄。
先进节点的 SiGe S/D epi 通常工作在中低温区，以平衡选择性、速率和热预算。
Ge 并入模型
SiGe 合金中的 Ge 含量由 GeH₄ 与 SiH₂Cl₂（或 SiH₄）的**气相比（gas-phase ratio）和表面分凝效应（surface segregation）**共同决定。Ge 原子在表面的迁移率高于 Si，倾向于在表面偏聚，因此：
C_Ge(bulk) < C_Ge(surface) ≤ C_Ge(gas-phase prediction)
实际 Ge 并入效率受温度、HCl 流量、总压力共同影响。
低温 + 适当 HCl → 抑制 Ge 表面偏析 → Ge 并入更接近气相比。
选择性丧失的微观机制
当 HCl 流量不足以维持选择性时，介质表面发生如下过程：
1. GeH₄/SiH₂Cl₂ 分解产物在 SiO₂ 表面吸附
2. 形成亚临界核（sub-critical clusters）
3. 若核尺寸超过临界半径 → 稳定成核 → 多晶颗粒
4. 颗粒生长并可能相互合并 → 形成连续多晶薄膜
→ 失去选择性，器件失效
这是一个突变过程：一旦超过临界条件，缺陷密度急剧上升（非线性），因此工艺窗口的边界控制极为关键。
技术演进史
| 节点/时期 | 里程碑 | 说明 |
|---|---|---|
| 1980s–1990s | 双极型晶体管中的选择性外延 | 用于基区/发射区外延，工艺以高温 UHVCVD 为主 |
| ~130 nm | 浅沟槽隔离（STI）后的抬高源漏（RSD） | 选择性外延用于降低源漏串联电阻 |
| ~90 nm（Intel 2003） | SiGe S/D 应力工程首次量产 | Intel 在 90 nm 节点引入 strained silicon，PMOS 采用 SiGe S/D，这是选择性外延从”可选”变为”必选”的转折点 |
| 65–45 nm | 双应力衬里 + SiGe/Si:C | PMOS 用 SiGe S/D（压应力），NMOS 用 Si:C S/D 或应力氮化物衬里（拉应力）。选择性外延工艺控制日趋复杂 |
| 22–14 nm FinFET | SiGe S/D 成为 pFinFET 标配 | 3D Fin 结构中选择性外延面临新挑战：fin 侧壁暴露面、凹槽形状控制。ASM 单片反应腔成为主流 |
| 7–5 nm | Ge 含量提升、multi-step epi | 分步生长（低 Ge 缓冲层 → 高 Ge 主层）以控制缺陷和应力。HCl 精细调控成为核心 know-how |
| 3 nm GAA/纳米片 | 更高纵横比、更严格窗口 | 源漏凹槽几何约束加剧。需与内间隔层（inner spacer）工艺协同 |
| 2 nm 及以下（CFET 等） | 选择性外延用于垂直堆叠 FET | nFET/pFET 上下堆叠，对 epi 选择性和热预算管理提出终极挑战 |
技术路线对比
| 维度 | SiGe 选择性外延（PMOS） | Si:P 选择性外延（NMOS） | Si:C 选择性外延（NMOS） | 非选择性外延（全表面） |
|---|---|---|---|---|
| 应变类型 | 压应力（↑ 空穴迁移率） | 无显著应力 / 轻微拉应力 | 拉应力（↑ 电子迁移率） | 不适用 |
| 典型掺杂 | B（硼），B₂H₆ | P（磷），PH₃ | C（碳替代位），methylsilane | 取决于应用 |
| 难度级别 | ★★★★★（Ge 偏析、缺陷管理） | ★★★☆☆ | ★★★★☆（C 替代位 vs 间隙位控制） | ★★☆☆☆ |
| 量产覆盖度 | 90 nm 起全节点覆盖 | 部分节点用于 NMOS RSD | 少数节点采用（Intel 等） | 广泛用于 DRAM、外延衬底等 |
| 设备要求 | 单片低压 CVD、精确 HCl 控制 | 类似 | 需额外碳前驱体控制 | 批次炉管或单片 |
| 关键挑战 | Ge out-diffusion、facet 控制、loading | 掺杂激活与扩散控制 | C 的溶解度低、易形成 SiC 析出 | 不涉及选择性 |
上下游
上游（设备与材料）
┌─────────────────────────────────────────────────────┐
│ 设备层 │
│ ┌──────────┐ ┌──────────┐ ┌──────────┐ │
│ │ ASM Int'l │ │ Applied │ │ TEL │ │
│ │ (单片外延 │ │ Materials│ │ (东京电子)│ │
│ │ 领导者) │ │(Centura等)│ │ │ │
│ └──────────┘ └──────────┘ └──────────┘ │
├─────────────────────────────────────────────────────┤
│ 前驱体/气体层 │
│ ┌────────┐ ┌────────┐ ┌─────────┐ ┌──────────┐ │
│ │GeH₄ │ │SiH₂Cl₂ │ │HCl/Cl₂ │ │ B₂H₆/PH₃ │ │
│ │(锗烷) │ │(DCS) │ │(腐蚀剂) │ │ (掺杂剂) │ │
│ └────────┘ └────────┘ └─────────┘ └──────────┘ │
│ 供应商: Entegris, Linde, Air Liquide, SK Materials │
│ (特种气体纯度要求 ppb 级) │
├─────────────────────────────────────────────────────┤
│ 反应腔零部件 │
│ 石英腔体、加热器 (SiC coated)、气体分配盘（showerhead）│
│ 供应商: Ferrotec, Coorstek 等 │
└─────────────────────────────────────────────────────┘
下游（应用端）
- 逻辑代工：TSMC、Samsung Foundry、Intel — 选择性外延是先进逻辑工艺的核心步骤，每个先进节点的 PMOS 工艺模块都需要。
- IDM：Intel（自用）、SK hynix（逻辑部分）。
- 工艺整合：选择性外延 → 硅化物（silicide）→ 接触孔（contact）形成完整的源漏接触链。
关键指标
| 指标 | 含义 | 量级参考（估算） |
|---|---|---|
| 选择性（Selectivity） | 晶体表面生长厚度 / 介质表面生长厚度（理想→∞） | 量产要求: 介质表面零颗粒（visual inspection clean） |
| Ge 含量（at%） | Si₁₋ₓGeₓ 中 x 的值 | 20–40%（典型 S/D 应力工程） |
| 生长速率 | 单位时间 epi 厚度增长 | 数 nm/min 量级 [文献范围估算] |
| 厚度均匀性 | wafer 内 σ/mean | < 2–3% (1σ) [工艺要求估算] |
| 缺陷密度 | 位错/层错密度 | 应低于 ~10⁵ cm⁻² 量级 [文献估算] |
| HCl/Si 前驱体比 | 选择性控制的核心参数 | 取决于具体化学体系，典型 HCl/(SiH₂Cl₂+GeH₄) 在 1–10 范围 [文献估算] |
| 膜厚 | 最终 SiGe epi 层厚度 | 几十 nm 至 >100 nm（节点和设计而异）[估算] |
| 应力水平 | 对沟道施加的应力 | ~1–3 GPa 压应力（SiGe S/D 对 PMOS 沟道）[文献估算] |
注意：上述数值为公开文献和行业报告中的典型范围，实际量产参数因代工厂、节点、具体 cell 设计而异，属商业机密。
供需与市场数据
市场规模与增长逻辑
选择性外延不是一个独立的”市场品类”，而是**半导体前道工艺设备市场（Front-End Equipment）**中”外延设备”子类的关键组成部分。供需分析需从两个维度看：
（a）设备端
- 外延设备整体市场（含非选择性外延、SiC/GaN 外延等）：全球规模在 数十亿美元 级别 [据公开行业报告估算，具体数字因口径差异较大]。
- 选择性外延专用设备（先进逻辑用单片反应腔） 是增速最快的细分之一，受益于：
- 先进节点 epi 层数增加（从 14nm 的 ~1–2 层 SiGe epi，到 GAA 可能增至更多步骤）。
- 300mm 产能扩张（TSMC N3/N2、Samsung 3nm/2nm 大规模扩产）。
（b）产能端
- 每片先进逻辑晶圆在制造过程中需要多次选择性外延步骤（PMOS SiGe S/D 至少一次，部分工艺需 multi-step）。
- 产能瓶颈：选择性外延是单片工艺（每次处理一片晶圆），cycle time 较长，当大量先进节点产能上线时，外延设备台数成为产线瓶颈之一。
供给格局
- ASM International：在先进逻辑单片选择性外延设备领域具有领先地位，其 Epsilon 系列（及后续平台）被多家代工厂广泛采用 [行业共识]。
- Applied Materials：Centura 平台系列也提供选择性外延能力，是主要竞争对手。
- TEL（Tokyo Electron）：也有外延设备产品线。
- 竞争格局相对集中，前两家占据大部分份额。
代表公司与资本映射
| 公司 | 角色 | 上市代码 | 与选择性外延的关联度 |
|---|---|---|---|
| ASM International | 设备（选择性外延领导者） | ASM (AMS) / ASMIY (OTC) | ★★★★★ — 先进逻辑 epi 收入占其总营收的重要比例，是最大受益标的 |
| Applied Materials | 设备 | AMAT (NASDAQ) | ★★★★☆ — Centura 外延平台，但 epi 只是其庞大产品线的一部分 |
| Tokyo Electron (TEL) | 设备 | 8035.T (TSE) | ★★★☆☆ — 有外延产品线，但市占率相对较低 |
| Entegris | 前驱体材料 & 气体输送 | ENTG (NASDAQ) | ★★★☆☆ — 提供高纯 GeH₄ 等特种气体和前驱体 |
| TSMC | 代工（需求方） | TSM (NYSE) / 2330.TW | ★★★★☆ — 全球最大先进逻辑产能，选择性外延的核心客户 |
| Samsung Foundry | 代工（需求方） | 005930.KS | ★★★★☆ — GAA 3nm/2nm 产能扩张，大量采购 epi 设备 |
| Intel (Foundry) | IDM/代工 | INTC (NASDAQ) | ★★★★☆ — 自 90nm 起率先量产 SiGe S/D 应力工程，内建大量 epi 产能 |
| Linde / Air Liquide | 工业气体 | LIN / AI (Euronext) | ★★☆☆☆ — 提供 HCl、H₂ 等大宗气体，但占比小 |
投资逻辑提示：选择性外延最纯正的”映射标的”是 ASM International——它在先进逻辑单片外延设备的市占率和技术领先度最高。但需注意 ASM 的收入还包含 ALD（原子层沉积）等其他业务，需要按分部估算外延贡献。
投资逻辑
看多逻辑（Bull Case）
- 先进节点 epi 强度（epi intensity）持续上升：从 FinFET 到 GAA 到 CFET，每代节点的外延步骤数增加、工艺复杂度提升 → 单片晶圆的 epi 设备折旧成本和工艺时间占比上升。
- 300mm 先进逻辑产能全球扩张：TSMC（N2/海外扩产）、Samsung、Intel Foundry 同步新建产线 → 外延设备采购需求叠加。
- “等效缩放”（equivalent scaling）时代的技术红利：当光刻微缩收益递减时，应力工程（选择性外延是核心手段）成为维持性能提升曲线的关键杠杆。
- 设备竞争格局有利：市场集中度高，定价能力强，毛利率水平可观。
看空/风险逻辑（Bear Case）
- 技术替代风险：如果未来器件架构（如 2D 通道材料 TMD/MoS₂）对硅基应力工程的需求降低，选择性外延的使用量可能减少——但短期内（未来 5 年）概率低。
- 设备周期性：半导体设备行业固有的 CAPEX 周期波动。
- 地缘政治：出口管制可能影响特定客户的设备采购节奏。
关键跟踪指标
- TSMC / Samsung / Intel 每季度 CAPEX 指引
- ASM International 季报中 Epitaxy & CMP 分部的收入增速和 backlog
- 先进节点 roadmap（GAA 转换节奏、CFET 商业化时间表）
常见误读纠偏
❌ 误读 1：“选择性外延就是往源漏里填点硅锗，不难”
纠正：选择性外延是先进逻辑中工艺窗口最窄、know-how 壁垒最高的步骤之一。难点包括：
- Ge 含量均匀性控制（晶圆内 ±1–2% 的波动就可能导致性能偏移）。
- Facet 形貌的精确控制（影响应力传递和接触电阻）。
- 选择性维持（一次寄生成核事件就可能导致整片报废）。
- 与前道（fin etch、dummy gate removal）和后道（silicide、contact）的精密集成。
设备端的工艺 recipe和代工厂的集成优化积累了大量非公开的工程经验，是典型的”know-how > know-what”领域。
❌ 误读 2：“HCl 加得越多，选择性就越好，所以多加就行”
纠正：HCl 是一把双刃剑。过量 HCl 会导致：
- 衬底钻蚀（substrate loss / faceting）：HCl 不仅去除介质表面的寄生核，也会腐蚀已有的单晶硅衬底表面，导致源漏凹槽形状变形、结深不可控。
- 生长速率过低：影响产能（throughput），增加单片工艺时间。
- Ge 并入行为变化：HCl 流量改变表面化学环境，可能影响 Ge 含量和分布。
因此，量产中的 HCl 流量是一个需要与温度、压力、前驱体流量联合优化的参数，不是简单的”越多越好”。
❌ 误读 3：“选择性外延只用在逻辑芯片，和存储没关系”
纠正：虽然先进逻辑是选择性外延的主要增长驱动力，但存储领域也有应用：
- DRAM 中的埋沟（buried channel）晶体管历史上使用选择性外延。
- 先进 DRAM 的外围逻辑（peripheral logic）采用先进制程时也会涉及。
- 部分 3D NAND 的 CMOS 阵列下（CMOS-under-array）工艺可能用到。
只是存储端的工艺要求通常低于先进逻辑，且用量相对较小。
❌ 误读 4：“SiGe 应力工程已经被应变衬底 (strained SOI) 等替代技术取代了”
纠正：虽然 SOI（绝缘体上硅）和 strained SOI 理论上可以提供全局应变，但 SiGe S/D 选择性外延凭借其局部应变可控性、与标准 bulk Si 工艺的兼容性、以及成本优势，至今仍是先进逻辑中的主流应力工程手段。没有被取代。
学习路径
入门（建立直觉）
- 概念理解：先搞清”什么是外延”（在单晶衬底上生长单晶薄膜）→ 再理解”选择性”的意义（只在特定区域生长）。
- 器件视角：理解 MOSFET 为什么需要应力工程 → 压应力如何提升空穴迁移率 → SiGe 的晶格常数为什么比 Si 大。
进阶（工艺机制）
- CVD 基础：学习 CVD 的基本原理（气相传质 → 表面吸附 → 表面反应 → 脱附），理解反应限制 vs 扩散限制。
- 选择性机制：阅读关于 HCl 选择性维持机制的综述论文——推荐搜索关键词：“selective epitaxial growth SiGe HCl mechanism”。
- FinFET 集成：了解 SiGe S/D epi 在 FinFET 工艺流程中的位置（dummy gate removal → S/D recess → selective epi → silicide → contact）。
专家级（工艺优化）
- Facet 工程：深入研究不同晶面生长速率各向异性的物理机制。
- Loading effect 与 APC（先进过程控制）：理解图形密度对 epi 结果的影响，以及如何通过 run-to-run 控制系统补偿。
- GAA/CFET 挑战：跟踪最新会议论文（IEDM、VLSI Symposium）中关于纳米片 FET 和 CFET 中选择性外延的新方案。
推荐资源
- 学术文献：关键词检索 “selective epitaxial growth SiGe advanced CMOS”（IEEE Xplore / Applied Physics Letters）
- 设备技术文档：ASM International 年度报告和技术白皮书（公开可获取部分）。
- 会议：IEEE IEDM、VLSI Symposium 的工艺集成论文是最佳学习材料。
一句话总结
选择性外延是先进逻辑芯片中”不缩小也能更快”的核心工艺——通过在源漏区精确生长 SiGe 应力层，它在光刻微缩之外为晶体管性能提供了关键的”第二增长曲线”，是设备厂商 ASM International 和代工厂 TSMC/Intel 在 2nm 时代最重要的工艺能力壁垒之一。
延伸阅读与来源
- ASM International Annual Report（最新年度）—— 外延设备分部收入与 market commentary。
- IEEE IEDM 历年论文：搜索 “SiGe source/drain selective epitaxy” 可追溯从 90nm 到 3nm 的完整技术演进。
- VLSI Symposium (Technology)：每年有关于先进节点 epi 工艺的最新进展报告。
- Applied Materials / ASM International 技术博客与投资者日演示文稿（公开部分）—— 包含工艺流程图和技术趋势。
- SEMI (国际半导体产业协会)：前道设备市场数据和 CAPEX 跟踪报告。
- 相关概念页：FinFET、Gate-All-Around FET、应力工程（Strain Engineering）、原子层沉积（ALD）、化学气相沉积（CVD）。
⚠️ 数据说明：本页中所有具体工艺参数（温度、Ge 含量、生长速率、缺陷密度等）均为公开文献和行业共识的典型范围估算，非特定代工厂的量产数据。设备市占率判断基于行业共识和公开财务信息分析，非精确市场份额数据。如需精确数字，建议参考各公司财报分部数据和 SEMI 行业报告。