選擇性外延（Selective Epitaxy）
3 秒看懂
選擇性外延是在晶圓上**只讓單晶半導體材料生長在暴露的晶體表面上，而在氧化物/氮化物等介質層上不生長（或幾乎不生長）**的薄膜沉積工藝。它是先進邏輯晶片中 PMOS 應力工程和源漏接觸最佳化的核心手段——沒有它，FinFET/GAA 管子跑不出設計頻率。
3 分鐘產業解釋
為什麼需要選擇性外延？
現代 CMOS 電晶體從 90 nm 起，靠”縮小尺寸”來提升效能的路子越來越走不通。工程師發現：給溝道施加機械應力可以顯著提高載流子遷移率，從而在不縮小柵長的情況下提升驅動電流。
具體做法是：在 PMOS 電晶體的源（Source）和漏（Drain）區域，選擇性地生長富鍺矽（SiGe）。因為 SiGe 的晶格常數大於純矽，它會對下方的矽溝道施加壓應力（compressive stress），大幅提高空穴遷移率——這相當於免費”加速”了 PMOS。
但問題在於：源漏區緊鄰柵極和隔離介質，如果 epi 材料也長到介質層上，就會造成短路。因此必須做到**“只長該長的地方”**，這就是”選擇性”的意義。
產業重要性有多大？
- 從 90 nm 至少一路用到 2 nm 及更先進節點，是先進邏輯製造中極少數隨節點演進反而用量增加的工藝步驟。
- 在 FinFET（14/16 nm 起）中，SiGe S/D 選擇性外延是 pFinFET 的標配工藝。
- 在 GAA/奈米片（nanosheet）FET（3 nm 起）中，源漏凹槽更深、縱橫比更高，對選擇性外延的工藝視窗、均勻性和缺陷控制提出更嚴苛的要求。
- 先進封裝和 CFET（互補 FET）等未來架構中，選擇性外延的地位還將進一步上升。
一句話：選擇性外延不是”錦上添花”，而是先進邏輯晶片效能達標的關鍵使能工藝。
15 分鐘專家深入
1. 工藝本質：熱力學選擇性 + 化學選擇性
選擇性外延生長（Selective Epitaxial Growth, SEG）的核心挑戰是：如何讓目標材料只在裸露的單晶矽表面上成核生長，而在相鄰的 SiO₂、Si₃N₄ 等非晶介質表面上抑制成核？
實現這種選擇性依賴兩個機制：
（a）熱力學差異（本徵選擇性）
單晶矽表面具有規則的懸掛鍵排列，為外延成核提供了極低的介面能壘。而在非晶 SiO₂ 表面上，原子缺乏有序排列，成核所需的臨界核形成能顯著更高。在適當的溫度視窗內，這個差異天然地賦予了一定程度的選擇性。
（b）化學輔助選擇性（HCl/Cl₂ 腐蝕）
僅靠熱力學差異往往不夠——尤其在先進節點要求的較低生長溫度下，介質表面也會出現寄生成核。因此，工業生產中普遍引入 HCl（氯化氫） 或 Cl₂ 作為原位（in-situ）選擇性腐蝕劑：
- 在裸露的矽晶面上：生長速率 > HCl 腐蝕速率 → 淨生長。
- 在介質表面上：由於缺乏穩定的晶核，HCl 的腐蝕速率 > 前驅體的沉積速率 → 零生長或淨去除。
通過精確調控前驅體與 HCl 的流量比（常用引數 HCl/SiH₄ 或 HCl/SiH₂Cl₂ 摩爾比），可以在生長速率與選擇性之間找到最優平衡點。
2. 典型前驅體化學體系
| 化學體系 | 典型前驅體 | 生長溫度（估算範圍） | 典型應用 |
|---|---|---|---|
| 矽選擇性外延 | SiH₂Cl₂ (DCS) / SiH₄ + HCl + H₂ | ~600–800°C | NMOS 抬高源漏（RSD）、n-type Si epi |
| SiGe 選擇性外延 | SiH₂Cl₂ + GeH₄ + HCl + B₂H₆ (p 型摻雜) | ~550–750°C | PMOS SiGe S/D 應力源 |
| Si:C 選擇性外延 | SiH₄ + CH₃SiH₃ (methylsilane) + HCl | ~550–650°C | NMOS S/D（拉應力，部分節點採用） |
說明：上表溫度為公開文獻中的典型範圍估算，實際量產溫度取決於具體裝置腔體、晶圓負荷和工藝視窗，各代工廠有差異。Ge 含量在 S/D 應力工程中通常在 20–40 at% 區間 [文獻綜合估算]，更高 Ge 含量（>50%）用於特定應用但工藝難度急劇上升。
關鍵工藝變數：
- 前驅體分壓：決定生長速率和組分。
- HCl 流量：維持選擇性的核心旋鈕。流量太低 → 介質表面出現寄生顆粒（“epi spiking”）；太高 → 生長速率過低、矽襯底被鑽蝕（substrate loss）。
- 溫度：影響生長速率、Ge 併入效率、選擇性視窗寬度。
- 壓力：低壓 CVD（通常數十到數百 Torr 範圍）有利於均勻性和選擇性。
- H₂ 載氣流量：影響表面反應動力學和 HCl 的腐蝕效率。
3. 晶面與形貌控制（Facet Engineering）
選擇性外延不是簡單地”在坑裡填滿材料”。由於不同晶面的生長速率存在各向異性，在源漏凹槽中生長的 SiGe 層會自然形成特定的晶面（facet）：
Gate
┌──────────────┐
│ Gate Oxide │
│ │
───┘ └─── Si Substrate
╱ SiGe Epi ╲
╱ (111) facet ╲ ← 傾斜面，沿 {111} 晶面
───╱ ╲───
S/D recess region在（100）晶向襯底的典型 FinFET 源漏凹槽中，SiGe 的側壁常沿 {111} 晶面傾斜生長，形成特徵性的 V 形或楔形截面。這些 facet 的角度和位置直接影響：
- 應力傳遞效率：facet 角度決定了 SiGe 對溝道施加應力的幾何構型。
- 柵極-源漏間距：facet 可能侵入柵極下方，影響寄生電容和可靠性。
- 接觸電阻：facet 形貌影響後續金屬矽化物（silicide）的覆蓋均勻性。
因此，量產中需要通過溫度、壓力、HCl 比例的聯合最佳化來調控 facet 形貌，使其滿足電學和可靠性的綜合要求。
4. 關鍵挑戰
| 挑戰 | 說明 |
|---|---|
| 寄生成核（Parasitic Nucleation） | 介質表面出現多晶顆粒，導致漏電或短路。是選擇性喪失的直接後果。 |
| Loading Effect | 晶圓上不同圖形密度的區域，有效前驅體/HCl 通量不同，導致生長速率和 Ge 含量出現位置依賴性（within-wafer non-uniformity）。 |
| Ge Out-diffusion | 高溫後續工藝可能導致 Ge 從 SiGe epi 層向外擴散，削弱應力效果。需要控制後續熱預算。 |
| 缺陷（位錯、堆垛層錯） | SiGe 與 Si 的晶格失配（~4% for 25% Ge）在超過臨界厚度後釋放為穿透位錯，影響結漏電。先進節點通過嚴格控制 Ge 含量分佈和厚度來管理。 |
| 高縱橫比凹槽填充 | GAA/奈米片架構中，源漏凹槽更深更窄，氣體傳輸受限，對選擇性和均勻性的挑戰加劇。 |
| 碳/磷摻雜均勻性 | NMOS 側的 Si:P 或 Si:C 選擇性外延需要精確控制摻雜劑濃度和分佈。 |
技術原理（最深機制層）
熱力學架構：成核自由能
外延薄膜在任何襯底表面（包括同質襯底）上的成核本質上屬於異質成核，其臨界核形成自由能需要在均質形核的基礎上引入襯底潤溼角因子 f(θ)：
臨界核形成自由能（異質成核）:
ΔG*_het = ΔG*_hom · f(θ) = (16π · γ³) / (3 · (ΔGᵥ)²) · f(θ)
其中:
ΔG*_hom = (16π · γ³) / (3 · (ΔGᵥ)²) （均質形核勢壘）
γ = 介面能（adatom-adatom vs adatom-surface）
ΔGᵥ = 單位體積自由能驅動力（過飽和度決定）
f(θ) = (2 - 3cosθ + cos³θ)/4, 0 ≤ θ ≤ π （潤溼角因子）- 在裸露的 Si 晶面上：潤溼角 θ 極小，f(θ) → 0，介面能 γ(epi/substrate) 極低（同質或近同質介面），ΔG*_het 小 → 成核容易。
- 在SiO₂/Si₃N₄ 表面上：潤溼角 θ 大，f(θ) → 1，γ(epi/dielectric) 高，adatom 擴散受限 → ΔG*_het 很大 → 成核被熱力學抑制。
但熱力學不是唯一因素。在實際 CVD 過程中，動力學因素同樣關鍵：
選擇性維持的條件（簡化模型）:
R_growth(晶面) >> R_etch(晶面) → 淨生長
R_parasitic(介質面) ≤ R_etch(介質面) → 零淨生長
其中 R = 表面反應速率，R_etch = HCl/Cl₂ 的氣相+表面腐蝕速率生長動力學：表面反應 vs 質量傳輸
在選擇性外延的典型工藝視窗中：
- 低溫區（< ~650°C）：表面反應控制（reaction-limited regime）。生長速率隨溫度指數上升（阿倫尼烏斯行為）。選擇性較好，但速率低。
- 中溫區（~650–800°C）：過渡區。生長速率較高，但寄生成核風險增加。
- 高溫區（> ~800°C）：質量傳輸控制（mass-transport-limited regime）。速率由前驅體向表面的擴散決定，溫度敏感性降低，但選擇性視窗變窄。
先進節點的 SiGe S/D epi 通常工作在中低溫區，以平衡選擇性、速率和熱預算。
Ge 併入模型
SiGe 合金中的 Ge 含量由 GeH₄ 與 SiH₂Cl₂（或 SiH₄）的**氣相比（gas-phase ratio）和表面分凝效應（surface segregation）**共同決定。Ge 原子在表面的遷移率高於 Si，傾向於在表面偏聚，因此：
C_Ge(bulk) < C_Ge(surface) ≤ C_Ge(gas-phase prediction)
實際 Ge 併入效率受溫度、HCl 流量、總壓力共同影響。
低溫 + 適當 HCl → 抑制 Ge 表面偏析 → Ge 併入更接近氣相比。選擇性喪失的微觀機制
當 HCl 流量不足以維持選擇性時，介質表面發生如下過程：
1. GeH₄/SiH₂Cl₂ 分解產物在 SiO₂ 表面吸附
2. 形成亞臨界核（sub-critical clusters）
3. 若核尺寸超過臨界半徑 → 穩定成核 → 多晶顆粒
4. 顆粒生長並可能相互合併 → 形成連續多晶薄膜
→ 失去選擇性，器件失效這是一個突變過程：一旦超過臨界條件，缺陷密度急劇上升（非線性），因此工藝視窗的邊界控制極為關鍵。
技術演進史
| 節點/時期 | 里程碑 | 說明 |
|---|---|---|
| 1980s–1990s | 雙極型電晶體中的選擇性外延 | 用於基區/發射區外延，工藝以高溫 UHVCVD 為主 |
| ~130 nm | 淺溝槽隔離（STI）後的抬高源漏（RSD） | 選擇性外延用於降低源漏串聯電阻 |
| ~90 nm（Intel 2003） | SiGe S/D 應力工程首次量產 | Intel 在 90 nm 節點引入 strained silicon，PMOS 採用 SiGe S/D，這是選擇性外延從”可選”變為”必選”的轉折點 |
| 65–45 nm | 雙應力襯裡 + SiGe/Si:C | PMOS 用 SiGe S/D（壓應力），NMOS 用 Si:C S/D 或應力氮化物襯裡（拉應力）。選擇性外延工藝控制日趨複雜 |
| 22–14 nm FinFET | SiGe S/D 成為 pFinFET 標配 | 3D Fin 結構中選擇性外延面臨新挑戰：fin 側壁暴露面、凹槽形狀控制。ASM 單片反應腔成為主流 |
| 7–5 nm | Ge 含量提升、multi-step epi | 分步生長（低 Ge 緩衝層 → 高 Ge 主層）以控制缺陷和應力。HCl 精細調控成為核心 know-how |
| 3 nm GAA/奈米片 | 更高縱橫比、更嚴格視窗 | 源漏凹槽幾何約束加劇。需與內間隔層（inner spacer）工藝協同 |
| 2 nm 及以下（CFET 等） | 選擇性外延用於垂直堆疊 FET | nFET/pFET 上下堆疊，對 epi 選擇性和熱預算管理提出終極挑戰 |
技術路線對比
| 維度 | SiGe 選擇性外延（PMOS） | Si:P 選擇性外延（NMOS） | Si:C 選擇性外延（NMOS） | 非選擇性外延（全表面） |
|---|---|---|---|---|
| 應變型別 | 壓應力（↑ 空穴遷移率） | 無顯著應力 / 輕微拉應力 | 拉應力（↑ 電子遷移率） | 不適用 |
| 典型摻雜 | B（硼），B₂H₆ | P（磷），PH₃ | C（碳替代位），methylsilane | 取決於應用 |
| 難度級別 | ★★★★★（Ge 偏析、缺陷管理） | ★★★☆☆ | ★★★★☆（C 替代位 vs 間隙位控制） | ★★☆☆☆ |
| 量產覆蓋度 | 90 nm 起全節點覆蓋 | 部分節點用於 NMOS RSD | 少數節點採用（Intel 等） | 廣泛用於 DRAM、外延襯底等 |
| 裝置要求 | 單片低壓 CVD、精確 HCl 控制 | 類似 | 需額外碳前驅體控制 | 批次爐管或單片 |
| 關鍵挑戰 | Ge out-diffusion、facet 控制、loading | 摻雜啟用與擴散控制 | C 的溶解度低、易形成 SiC 析出 | 不涉及選擇性 |
上下游
上游（裝置與材料）
┌─────────────────────────────────────────────────────┐
│ 裝置層 │
│ ┌──────────┐ ┌──────────┐ ┌──────────┐ │
│ │ ASM Int'l │ │ Applied │ │ TEL │ │
│ │ (單片外延 │ │ Materials│ │ (東京電子)│ │
│ │ 領導者) │ │(Centura等)│ │ │ │
│ └──────────┘ └──────────┘ └──────────┘ │
├─────────────────────────────────────────────────────┤
│ 前驅體/氣體層 │
│ ┌────────┐ ┌────────┐ ┌─────────┐ ┌──────────┐ │
│ │GeH₄ │ │SiH₂Cl₂ │ │HCl/Cl₂ │ │ B₂H₆/PH₃ │ │
│ │(鍺烷) │ │(DCS) │ │(腐蝕劑) │ │ (摻雜劑) │ │
│ └────────┘ └────────┘ └─────────┘ └──────────┘ │
│ 供應商: Entegris, Linde, Air Liquide, SK Materials │
│ (特種氣體純度要求 ppb 級) │
├─────────────────────────────────────────────────────┤
│ 反應腔零部件 │
│ 石英腔體、加熱器 (SiC coated)、氣體分配盤（showerhead）│
│ 供應商: Ferrotec, Coorstek 等 │
└─────────────────────────────────────────────────────┘下游（應用端）
- 邏輯代工：TSMC、Samsung Foundry、Intel — 選擇性外延是先進邏輯工藝的核心步驟，每個先進節點的 PMOS 工藝模組都需要。
- IDM：Intel（自用）、SK hynix（邏輯部分）。
- 工藝整合：選擇性外延 → 矽化物（silicide）→ 接觸孔（contact）形成完整的源漏接觸鏈。
關鍵指標
| 指標 | 含義 | 量級參考（估算） |
|---|---|---|
| 選擇性（Selectivity） | 晶體表面生長厚度 / 介質表面生長厚度（理想→∞） | 量產要求: 介質表面零顆粒（visual inspection clean） |
| Ge 含量（at%） | Si₁₋ₓGeₓ 中 x 的值 | 20–40%（典型 S/D 應力工程） |
| 生長速率 | 單位時間 epi 厚度增長 | 數 nm/min 量級 [文獻範圍估算] |
| 厚度均勻性 | wafer 內 σ/mean | < 2–3% (1σ) [工藝要求估算] |
| 缺陷密度 | 位錯/層錯密度 | 應低於 ~10⁵ cm⁻² 量級 [文獻估算] |
| HCl/Si 前驅體比 | 選擇性控制的核心引數 | 取決於具體化學體系，典型 HCl/(SiH₂Cl₂+GeH₄) 在 1–10 範圍 [文獻估算] |
| 膜厚 | 最終 SiGe epi 層厚度 | 幾十 nm 至 >100 nm（節點和設計而異）[估算] |
| 應力水平 | 對溝道施加的應力 | ~1–3 GPa 壓應力（SiGe S/D 對 PMOS 溝道）[文獻估算] |
注意：上述數值為公開文獻和行業報告中的典型範圍，實際量產引數因代工廠、節點、具體 cell 設計而異，屬商業機密。
供需與市場資料
市場規模與增長邏輯
選擇性外延不是一個獨立的”市場品類”，而是**半導體前道工藝裝置市場（Front-End Equipment）**中”外延裝置”子類的關鍵組成部分。供需分析需從兩個維度看：
（a）裝置端
- 外延裝置整體市場（含非選擇性外延、SiC/GaN 外延等）：全球規模在 數十億美元 級別 [據公開行業報告估算，具體數字因口徑差異較大]。
- 選擇性外延專用裝置（先進邏輯用單片反應腔） 是增速最快的細分之一，受益於：
- 先進節點 epi 層數增加（從 14nm 的 ~1–2 層 SiGe epi，到 GAA 可能增至更多步驟）。
- 300mm 產能擴張（TSMC N3/N2、Samsung 3nm/2nm 大規模擴產）。
（b）產能端
- 每片先進邏輯晶圓在製造過程中需要多次選擇性外延步驟（PMOS SiGe S/D 至少一次，部分工藝需 multi-step）。
- 產能瓶頸：選擇性外延是單片工藝（每次處理一片晶圓），cycle time 較長，當大量先進節點產能上線時，外延裝置臺數成為產線瓶頸之一。
供給格局
- ASM International：在先進邏輯單片選擇性外延裝置領域具有領先地位，其 Epsilon 系列（及後續平台）被多家代工廠廣泛採用 [行業共識]。
- Applied Materials：Centura 平台系列也提供選擇性外延能力，是主要競爭對手。
- TEL（Tokyo Electron）：也有外延裝置產品線。
- 競爭格局相對集中，前兩家佔據大部分份額。
代表公司與資本對映
| 公司 | 角色 | 上市程式碼 | 與選擇性外延的關聯度 |
|---|---|---|---|
| ASM International | 裝置（選擇性外延領導者） | ASM (AMS) / ASMIY (OTC) | ★★★★★ — 先進邏輯 epi 營收佔其總營收的重要比例，是最大受益標的 |
| Applied Materials | 裝置 | AMAT (NASDAQ) | ★★★★☆ — Centura 外延平台，但 epi 只是其龐大產品線的一部分 |
| Tokyo Electron (TEL) | 裝置 | 8035.T (TSE) | ★★★☆☆ — 有外延產品線，但市佔率相對較低 |
| Entegris | 前驅體材料 & 氣體輸送 | ENTG (NASDAQ) | ★★★☆☆ — 提供高純 GeH₄ 等特種氣體和前驅體 |
| TSMC | 代工（需求方） | TSM (NYSE) / 2330.TW | ★★★★☆ — 全球最大先進邏輯產能，選擇性外延的核心客戶 |
| Samsung Foundry | 代工（需求方） | 005930.KS | ★★★★☆ — GAA 3nm/2nm 產能擴張，大量採購 epi 裝置 |
| Intel (Foundry) | IDM/代工 | INTC (NASDAQ) | ★★★★☆ — 自 90nm 起率先量產 SiGe S/D 應力工程，內建大量 epi 產能 |
| Linde / Air Liquide | 工業氣體 | LIN / AI (Euronext) | ★★☆☆☆ — 提供 HCl、H₂ 等大宗氣體，但佔比小 |
投資邏輯提示：選擇性外延最純正的”對映標的”是 ASM International——它在先進邏輯單片外延裝置的市佔率和技術領先度最高。但需注意 ASM 的營收還包含 ALD（原子層沉積）等其他業務，需要按分部估算外延貢獻。
投資邏輯
看多邏輯（Bull Case）
- 先進節點 epi 強度（epi intensity）持續上升：從 FinFET 到 GAA 到 CFET，每代節點的外延步驟數增加、工藝複雜度提升 → 單片晶圓的 epi 裝置折舊成本和工藝時間佔比上升。
- 300mm 先進邏輯產能全球擴張：TSMC（N2/海外擴產）、Samsung、Intel Foundry 同步新建產線 → 外延裝置採購需求疊加。
- “等效縮放”（equivalent scaling）時代的技術紅利：當光刻微縮收益遞減時，應力工程（選擇性外延是核心手段）成為維持效能提升曲線的關鍵槓桿。
- 裝置競爭格局有利：市場集中度高，定價能力強，毛利率水平可觀。
看空/風險邏輯（Bear Case）
- 技術替代風險：如果未來器件架構（如 2D 通道材料 TMD/MoS₂）對矽基應力工程的需求降低，選擇性外延的使用量可能減少——但短期內（未來 5 年）機率低。
- 裝置週期性：半導體裝置行業固有的 CAPEX 週期波動。
- 地緣政治：出口管制可能影響特定客戶的裝置採購節奏。
關鍵追蹤指標
- TSMC / Samsung / Intel 每季度 CAPEX 展望
- ASM International 季報中 Epitaxy & CMP 分部的營收增速和 backlog
- 先進節點 roadmap（GAA 轉換節奏、CFET 商業化時間表）
常見誤讀糾偏
❌ 誤讀 1：“選擇性外延就是往源漏裡填點矽鍺，不難”
糾正：選擇性外延是先進邏輯中工藝視窗最窄、know-how 壁壘最高的步驟之一。難點包括：
- Ge 含量均勻性控制（晶圓內 ±1–2% 的波動就可能導致效能偏移）。
- Facet 形貌的精確控制（影響應力傳遞和接觸電阻）。
- 選擇性維持（一次寄生成核事件就可能導致整片報廢）。
- 與前道（fin etch、dummy gate removal）和後道（silicide、contact）的精密整合。
裝置端的工藝 recipe和代工廠的整合最佳化積累了大量非公開的工程經驗，是典型的”know-how > know-what”領域。
❌ 誤讀 2：“HCl 加得越多，選擇性就越好，所以多加就行”
糾正：HCl 是一把雙刃劍。過量 HCl 會導致：
- 襯底鑽蝕（substrate loss / faceting）：HCl 不僅去除介質表面的寄生核，也會腐蝕已有的單晶矽襯底表面，導致源漏凹槽形狀變形、結深不可控。
- 生長速率過低：影響產能（throughput），增加單片工藝時間。
- Ge 併入行為變化：HCl 流量改變表面化學環境，可能影響 Ge 含量和分佈。
因此，量產中的 HCl 流量是一個需要與溫度、壓力、前驅體流量聯合最佳化的引數，不是簡單的”越多越好”。
❌ 誤讀 3：“選擇性外延只用在邏輯晶片，和儲存沒關係”
糾正：雖然先進邏輯是選擇性外延的主要增長驅動力，但儲存領域也有應用：
- DRAM 中的埋溝（buried channel）電晶體歷史上使用選擇性外延。
- 先進 DRAM 的外圍邏輯（peripheral logic）採用先進製程時也會涉及。
- 部分 3D NAND 的 CMOS 陣列下（CMOS-under-array）工藝可能用到。
只是儲存端的工藝要求通常低於先進邏輯，且用量相對較小。
❌ 誤讀 4：“SiGe 應力工程已經被應變襯底 (strained SOI) 等替代技術取代了”
糾正：雖然 SOI（絕緣體上矽）和 strained SOI 理論上可以提供全域性應變，但 SiGe S/D 選擇性外延憑藉其區域性應變可控性、與標準 bulk Si 工藝的相容性、以及成本優勢，至今仍是先進邏輯中的主流應力工程手段。沒有被取代。
學習路徑
入門（建立直覺）
- 概念理解：先搞清”什麼是外延”（在單晶襯底上生長單晶薄膜）→ 再理解”選擇性”的意義（只在特定區域生長）。
- 器件視角：理解 MOSFET 為什麼需要應力工程 → 壓應力如何提升空穴遷移率 → SiGe 的晶格常數為什麼比 Si 大。
進階（工藝機制）
- CVD 基礎：學習 CVD 的基本原理（氣相傳質 → 表面吸附 → 表面反應 → 脫附），理解反應限制 vs 擴散限制。
- 選擇性機制：閱讀關於 HCl 選擇性維持機制的綜述論文——推薦搜尋關鍵詞：“selective epitaxial growth SiGe HCl mechanism”。
- FinFET 整合：瞭解 SiGe S/D epi 在 FinFET 工藝流程中的位置（dummy gate removal → S/D recess → selective epi → silicide → contact）。
專家級（工藝最佳化）
- Facet 工程：深入研究不同晶面生長速率各向異性的物理機制。
- Loading effect 與 APC（先進過程控制）：理解圖形密度對 epi 結果的影響，以及如何通過 run-to-run 控制系統補償。
- GAA/CFET 挑戰：追蹤最新會議論文（IEDM、VLSI Symposium）中關於奈米片 FET 和 CFET 中選擇性外延的新方案。
推薦資源
- 學術文獻：關鍵詞檢索 “selective epitaxial growth SiGe advanced CMOS”（IEEE Xplore / Applied Physics Letters）
- 裝置技術文件：ASM International 年度報告和技術白皮書（公開可獲取部分）。
- 會議：IEEE IEDM、VLSI Symposium 的工藝整合論文是最佳學習材料。
一句話總結
選擇性外延是先進邏輯晶片中”不縮小也能更快”的核心工藝——通過在源漏區精確生長 SiGe 應力層，它在光刻微縮之外為電晶體效能提供了關鍵的”第二增長曲線”，是裝置廠商 ASM International 和代工廠 TSMC/Intel 在 2nm 時代最重要的工藝能力壁壘之一。
延伸閱讀與來源
- ASM International Annual Report（最新年度）—— 外延裝置分部營收與 market commentary。
- IEEE IEDM 歷年論文：搜尋 “SiGe source/drain selective epitaxy” 可追溯從 90nm 到 3nm 的完整技術演進。
- VLSI Symposium (Technology)：每年有關於先進節點 epi 工藝的最新進展報告。
- Applied Materials / ASM International 技術部落格與投資者日簡報（公開部分）—— 包含工藝流程圖和技術趨勢。
- SEMI (國際半導體產業協會)：前道裝置市場資料和 CAPEX 追蹤報告。
- 相關概念頁：FinFET、Gate-All-Around FET、應力工程（Strain Engineering）、原子層沉積（ALD）、化學氣相沉積（CVD）。
⚠️ 資料說明：本頁中所有具體工藝引數（溫度、Ge 含量、生長速率、缺陷密度等）均為公開文獻和行業共識的典型範圍估算，非特定代工廠的量產資料。裝置市佔率判斷基於行業共識和公開財務資訊分析，非精確市場份額資料。如需精確數字，建議參考各公司財報分部資料和 SEMI 行業報告。