SADP/SAQP

1 3 秒看懂

SADP（自对准双重图案化） 与 SAQP（自对准四重图案化） 是半导体制造中用于突破光刻分辨率极限的 多重图形化技术。利用193nm ArF浸没式光刻，通过反复的薄膜沉积与刻蚀，在一次光刻图形基础上生成密度翻倍甚至四倍的线条，使7nm及以下先进制程得以在不依赖极紫外（EUV）光刻机的情况下量产。

2 3 分钟产业解释

当芯片线宽缩到几十纳米级别，传统193nm光刻机受限于光学衍射极限，无法一次性在硅片上刻出足够密集的图案。SADP/SAQP的解决思路是“迂回”：先用光刻做出相对稀疏的芯模（mandrel），然后在芯模侧壁以原子层沉积（ALD）包裹均匀薄膜，再通过选择性刻蚀剥掉芯模，留下侧壁薄膜作为最终图形。这个过程重复一次即为SADP（密度翻倍），重复两次即为SAQP（密度四倍）。

在产业链上，多重图形化处于芯片制造（Chip）环节的核心工艺模块，却深度依赖上游设备与材料（Chain）。一台典型的SADP/SAQP完整产线需要高精度ALD设备、各向异性等离子体刻蚀机、量测检测设备及高纯度前驱体气体，形成一条由少数欧美日设备巨头主导的供应链。正因绕开了EUV这个更昂贵、更受出口管制的瓶颈，SADP/SAQP成为许多晶圆厂在成本与技术之间取得平衡的关键过渡方案。但代价也很明显：工艺步骤指数级增加，最终良率控制、缺陷密度和总体拥有成本面临巨大挑战。

3 技术原理

SADP的核心在于 侧墙图形转移（Spacer Patterning）。具体步骤为：

1. 芯模光刻：用193nm浸没式光刻在硬掩模上定义一组相对稀疏的芯模图形（如光刻胶或非晶碳层）。此时最小半节距（pitch）为光刻机极限的80 nm左右。
2. 侧墙沉积：通过 原子层沉积（ALD） 在芯模顶部和侧壁均匀生长一层保形性极高的薄膜（常用SiO₂或SiN）。侧墙厚度精确控制，典型值为所需最终线宽的1/3到1/2。
3. 各向异性回蚀：使用等离子体刻蚀，垂直方向移除水平面上的薄膜，仅留下附着在芯模两侧的直立侧墙。此时原本一个芯模结构变成两条侧墙线条，节距减半。
4. 芯模选择性移除：利用高选择比刻蚀去除芯模材料，侧墙作为硬掩模留存在衬底上。
5. 最终图形转移：将侧墙图形刻入底层氧化层或金属层，完成互连线的定义。

SAQP则将上述流程再迭代一次：把第一轮SADP得到的侧墙图形作为新的芯模，重新进行ALD沉积、回蚀、移除新芯模，从而让原始光刻图案的密度直接提升四倍。例如，若初始光刻节距为80 nm，经过SADP可产生40 nm节距图形，经过SAQP可进一步缩至20 nm节距。当然，实际生产中需考虑覆盖余量和偏移控制，最终可达成的节距与设计规则相符。

工艺中最大的技术难点在于 边缘放置误差（EPE）。每增加一次光刻或侧墙转移，对准与线宽均匀性的误差会累积。为了将EPE控制在可容忍窗口内（典型要求小于最终线宽的10%–15%），必须配套严密的量测反馈、先进的套刻精度控制系统和极高的薄膜厚度均匀性。ALD沉积的非均匀性通常要求控制在晶圆范围内≤1 nm（标准差），刻蚀过程的负载效应也必须被精确补偿。缺陷控制同样严苛，任何残留在侧墙上的微小颗粒都可能导致桥连或断路。

4 关键参数

多重图形化技术的核心性能由以下几个量化指标描述，不同工艺节点和层的目标值差异明显。以下为公开文献与设备商技术资料中的典型值（均在7 nm/5 nm节点范围）：

• 最小金属间距（Metal Pitch）：SAQP可实现的最终金属层间距可低至 20–28 nm（来源：台积电7 nm技术论文，IEDM 2017）。SADP一般用于40 nm间距左右的中间层。
• 侧墙薄膜厚度：ALD沉积厚度通常为 10–20 nm，厚度均匀性（within-wafer 3σ） <1 nm（来源：ASM International Pulsar ALD 产品规格，2022）。
• 边缘放置误差（EPE）预算：总EPE预算在7 nm节点约为 3–5 nm（含光刻、刻蚀、量测所有误差源），其中SADP/SAQP的侧墙转移部分贡献约 1.5–2.5 nm（来源：Lam Research 技术论文，SPIE 2018）。
• 线宽粗糙度（LWR）：最终图形线边缘粗糙度要求在 3σ <2.5 nm，对ALD前驱体纯度和刻蚀过程选择性提出极高要求。
• 选择比：芯模材料与侧墙材料的刻蚀选择比须大于 10:1，且侧墙与底层硬掩模的选择比须大于 5:1，方可在不破坏下层结构的前提下完成图形转移。
• 缺陷密度：侧墙桥接和断路缺陷密度在量产初期需控制在 <0.1 个/cm²，成熟期目标 <0.05 个/cm²（来源：台积电2019年供应链论坛报告）。
• 套刻精度：每次芯模光刻与下一轮转移的套刻误差须 <2 nm，若超差则导致电气特性漂移和良率暴跌。

这些参数相互关联：追求更小间距会恶化EPE和LWR；增大侧墙厚度可改善机械稳定性但会吃掉光刻窗口。各晶圆厂在集成方案中均有高度专有的优化策略，公开细节有限。

5 技术路线

多重图形化的演进并非只有SADP/SAQP一条路。业界曾同时存在几种方案，各有优劣：

• LELE（L-E-L-E, 光刻-刻蚀-光刻-刻蚀）：通过两次独立光刻拼接图形，实现密度翻倍。缺点是两次光刻间需要极高套刻精度（<3 nm），且光刻胶兼容性要求苛刻，成本较高，广泛应用于20 nm/14 nm节点的Fin和栅极层。
• LFLE（L-F-L-E, 光刻-冻融-光刻-刻蚀）：在两次光刻之间插入冻融工艺以固定第一层图形，可缓解与LELE相关的材料混合问题，但额外步骤增加成本。
• SADP/SAQP：相对于LELE，SADP的突出优势是自对准特性，EPE优于两次独立曝光的拼接方案，且图形密度不受两套掩模对准的限制。因此一旦ALD沉积和侧墙刻蚀的均匀性得到保证，SADP/SAQP的随机缺陷密度低于LELE。这也是为什么7 nm以下的关键互连层几乎全部转向SADP/SAQP的原因。
• EUV单次曝光：随着EUV光刻机功率和光刻胶成熟，部分间距较宽的层（如40 nm以上间距）可采用EUV单次曝光替代多重图形化，从而大幅缩短流程。但就在9 nm/5 nm节点，EUV产率与孔径（0.33 NA）仍然不足以完全替代SAQP，尤其在最低层金属层上，SAQP依然在大量使用。在未来的2 nm节点，高NA EUV（0.55 NA）有望进一步减少对SAQP的依赖，但各厂规划不同。

选择何种路线是成本、良率、设备可得性的综合考量的结果。台积电在7 nm节点大量使用SAQP用于关键金属层，同时引入EUV简化部分工序；英特尔在Intel 7（原10 nm）节点重度依赖SAQP，致初期良率爬坡异常艰难；三星则在7 nm节点尝试更早导入EUV以减少多重图形化步骤。

6 上游

SADP/SAQP工艺高度依赖于设备与材料供应商，其集中度和技术壁垒远超晶圆代工本身。关键上游领域包括：

核心设备

• ALD设备：约占SADP/SAQP设备支出的35%–40%。全球市场被 ASM International、东京电子（TEL）、应用材料（AMAT） 三强垄断。据Gartner数据（2023年），ASM在半导体ALD市场占有约 55% 份额，TEL约 25%，应用材料约 15%。ALD设备不仅追求极薄膜厚控制，还需兼顾客线性（throughput），用于高产能产线的model需可每小时处理 >200片晶圆。
• 等离子体刻蚀设备：各向异性回蚀、去芯模、最终转移全靠刻蚀。主要供应商为 泛林集团（Lam Research）、东京电子（TEL）、应用材料（AMAT）。泛林集团在导体刻蚀领域市占率超50%（2022年财报引用），其Flex系列刻蚀机专门针对多重图形化中的高选择比工艺开发。
• 量测与缺陷检测：EPE与缺陷的在线监控是良率保障的核心。 科磊（KLA） 在光学检测和CD-SEM领域独占鳌头， 应用材料 和 日立高新 也有相关产品。在线EPE量测设备需达到亚纳米精度。SEMI预测，先进制程中用于多重图形化相关检测的设备支出约占前端设备总投资的 8%–12%（2023年）。

关键材料

• ALD前驱体：如三甲基铝（TMA）、四（二甲氨基）硅烷、各种金属有机化合物，要求纯度 >99.9999%。供应商包括 默克（Merck）、液化空气（Air Liquide）、SK Tricity 等，国内有 南大光电 等企业在尝试，但高端市场仍由海外主导。
• 光刻胶与底层抗反射层：尽管最终图形由侧墙定义，初始芯模光刻仍需要高分辨光刻胶。 JSR、TOK、信越化学 等日企占据市场主要份额。
• 电子特气：刻蚀气体如CF₄、CHF₃、SF₆等，需超高纯度。林德、液化空气、普莱克斯是主要供应商。

上游供应呈现典型的寡头格局，单台设备价值可达数百万至千万美元，且与工艺高度绑定，晶圆厂一旦选定某个工艺流程和设备平台，替换成本极大，供应风险突出。

7 下游

晶圆代工与集成制造商 SADP/SAQP应用的最直接下游是晶圆代工厂和IDM的逻辑芯片制造，尤其是 先进制程节点的后段互连（BEOL） 和部分中段（MOL）层。台积电、三星、英特尔、中芯国际等是将该技术集成至量产流程的核心集成者。每一代制程需要针对不同金属层确定图案化策略：如M0、M1层采用SAQP，高层金属可能采用SADP或EUV。芯片最终性能（电阻-电容延迟、功耗、频率）很大程度上取决于这些层的图形质量。

EDA与设计生态 多重图形化迫使芯片设计必须遵循严格的 格点化网格（Gridded Design Rules），仅允许沿特定方向走线，且禁止复杂拐角，以减少系统性失效。EDA工具（Cadence、Synopsys、西门子EDA）需内置分解、着色、哑元填充和版图排线检查规则。设计规则手册（DRM）的复杂度大幅增加。例如，7 nm节点一个完整DRM可达上万条约束。这也倒逼设计厂商提前与晶圆厂进行协同优化。没有EDA工具的深度支持，SAQP根本无法成功应用于超大规模芯片上。

封测与系统端 虽不直接参与图形化，但先进封装（如CoWoS、EMIB）中的硅中介层（Interposer）有时也会用到SADP等高密度布线技术，以桥接多芯片。这为多重图形化技术打开了新的需求空间。

8 受益公司

多重图形化技术的大规模应用，使得产业链上数家关键企业在营收与技术上深度受益，但具体受益程度受制于地域政治与客户支出节奏。

• 设备供应商：ASM International的ALD设备订单在2019-2023年间由约12亿欧元增至超过20亿欧元（2023年年报），SADP/SAQP需求贡献显著。泛林集团的刻蚀设备营收2023财年达到约 190亿美元，其中先进图形化刻蚀的占比持续提升。科磊的检测设备也因缺陷控制要求而保持高增长。
• 材料商：ALD前驱体和高纯化学品的供应商如默克、液化空气、Entegris等，高端电子材料部门的营收复合增长率约 8%–12%（2022年行业统计）。Entegris 2022年财报显示，先进制程相关材料营收超过 30亿美元。
• 晶圆代工厂：台积电凭借领先的工艺整合能力，在7 nm及以下节点承接大量高利润订单，2023年7 nm及以下制程营收占比超过 50%。三星代工的先进制程收入占比也逐步提升。英特尔虽然历史良率爬坡缓慢，但其Intel 7、Intel 4节点同样依赖多重图形化，构成其服务器CPU产品线的工艺基础。
• EDA厂商：新思科技与Cadence在先进节点支持多重图形化设计的工具套件，订阅收入及工程服务费保持增长。新思科技2023财年营收约 58亿美元，其中数字与签核业务增长驱动力之一就是先进节点设计复杂度。

以上均为对产业趋势的客观描述，并非对公司证券的投资建议。具体财务数据来自各公司公开年报，仅用于说明产业链价值分布。

9 市场规模

多重图形化相关的设备与材料市场属于半导体前端制造市场的一个关键子集，规模可观。

• 多重图形化设备市场：根据SEMI全球半导体设备市场报告（2023年底发布），2023年全球晶圆厂设备支出约 900亿美元，其中光刻相关（含光刻机、涂胶显影、量测）约 250亿美元，而多重图形化专用设备（ALD、专用于SADP/SAQP的刻蚀与清洗模块）总计约 80–100亿美元，约占半导体设备总市场的 10%。SEMI预测，随着2 nm/3 nm节点量产启动，2025年该细分市场将增长至 120亿美元。
• ALD设备市场：TechInsights（2023年）估测，用于逻辑先进制程的ALD设备市场从2020年的 25亿美元 增长至2023年的 45亿美元，年复合增长率约 22%，其中绝大多数增量来自SADP/SAQP驱动的需求。
• 前驱体与特气市场：TECHCET（2023年）报告指出，用于多重图形化的ALD前驱体和高选择性刻蚀气体市场总计在2023年约 15亿美元，预计2026年达到 21亿美元。纯度和供应的稳定性是溢价来源。
• 区域分布：上述市场约 85% 的支出发生在台湾、韩国、中国大陆的晶圆厂（SEMI 2023年数据）。中国大陆受美国出口管制影响，在先进设备采购上的支出增速受限，但成熟制程扩建中部分SADP设备需求仍在。

总体而言，多重图形化相关市场虽然不如EUV光刻机那样单台价值极其高昂，但其以数量多、持续使用，形成了一个稳定增长、高壁垒的细分领域。注意以上均为市场机构的估计值，不同来源口径可能不同，数字仅供量级参考。

10 玩家对比

多重图形化的应用广度与良率水平，直接反映各先进逻辑制造商的工艺集成能力。

可以看出，台积电在平衡SADP/SAQP复杂度与良率方面处于领导者地位；英特尔试图一步到位但经历阵痛；三星处于二者之间；中芯国际在受限条件下努力追赶，但可持续性不确定。

设备与材料端的技术均可以供应给各厂商，不存在排他性，因此工艺集成能力成为真正区分各晶圆厂的护城河。

11 风险

SADP/SAQP虽然为先进制造提供了宝贵窗口，但面临多维风险。

技术天花板风险：随着节距进一步微缩，侧墙厚度需减至数纳米级别，ALD薄膜的连续性、缺陷和EPE预算已逼近物理极限。根据ITRS 2.0路线图，SAQP在约18 nm金属间距以下将变得极其困难，维持可制造良率所需的工艺窗口会崩溃。届时EUV或更先进的纳米压印、定向自组装（DSA）技术必须接手。

成本效益恶化：每增加一层SADP/SAQP，带来约 30%–50% 的额外循环时间与成本（来源：应用材料公司2022年技术论坛）。当更多层需要多重图形化时，总制造成本甚至可能高于EUV单次曝光的方案，从而失去经济性优势。这迫使晶圆厂在最关键层才勉强采用SAQP，其他层尽快迁移到EUV。

EUV替代风险：ASML在2023年底已交付首台高NA EUV系统（0.55 NA），未来可单次曝光实现约 8 nm 分辨率，使原先必须SAQP的层也可直接用EUV完成，从而大幅简化流程。倘若高NA EUV的成本和吞吐量在2025-2030年间达到商业量产水平，现有大规模投资的SADP/SAQP产能将面临价值折损。当然，这进程取决于光源功率、光刻胶突破等诸多因素，时间线存在不确定性。

供应链集中与地缘政治风险：美国出口管制新规（2022年10月、2023年10月更新）限制先进设备向中国出口，直接打击中国企业获取先进ALD和刻蚀设备的通道。这使中芯国际等厂商的多重图形化路线面临设备断供和技术停滞风险。同时，晶圆厂全球供应链对少数供应商的高度依赖，本身就是一个系统性脆弱点。一旦关键供应商出现生产中断或技术路线失误，整个先进制程平台都将受拖累。

知识产权与专利风险：SADP/SAQP基础工艺专利主要归属于美国、日本、欧洲的设备商和集成制造商。新进入者几乎无法完全绕开，存在潜在诉讼与许可成本。中国企业在发展自主多重图形化工艺时必须面对这一现实。

12 误读纠偏

“SAQP可以完全替代EUV” 部分观点认为通过多重图形化可以绕过EUV封锁实现自主先进制程，这是一种严重简化。SAQP确实让7 nm级芯片得以制造，但更先进节点（<5 nm）对线宽、间距和功耗的要求，仅靠SAQP难以经济、可靠地实现。况且SAQP所需的193nm光刻、ALD、刻蚀等设备同样依赖海外。因此它只是一种过渡方案，而非终极替代。

“多重图形化是落后技术” 同样错误。即使在5 nm/4 nm节点的大规模量产中，SAQP仍在关键互连层发挥着核心作用。EUV并不是拿来就能用，单次曝光的线宽、成本和缺陷率在现阶段并不总能胜过优化的SAQP工艺。二者是互补关系，而非替代关系。

“中国已掌握SADP/SAQP核心技术” 准确说是中国晶圆厂通过集成海外设备，掌握了SADP/SAQP的 应用能力，但在核心设备与材料的自主化方面仍有巨大差距。中微公司的刻蚀机已部分进入产线，但高端ALD设备、检测设备仍几乎完全依赖进口。因此，所谓“掌握”不应被夸大。

“SAQP良率容易达标” 实际上SAQP是公认的良率杀手。英特尔10nm延迟的很大部分原因就是SAQP良率不足。台积电的成功是巨额研发投入与长期学习曲线叠加的结果，并非轻易可复制。

13 最新事件

• 2024年3月 台积电2nm技术研讨：台积电在2024年北美技术研讨会上展示N2工艺将采用 EUV双重曝光 和有限SAQP的方式定义最密金属层，显示SAQP在2 nm节点仍未被完全淘汰，而是与EUV互补。相关细节在IEDM 2024待发表。
• 2024年1月 ASM International 发布新一代ALD平台：ASM宣布其 Synergis® 系列 ALD系统在薄膜均匀性和颗粒控制上实现新突破，据称可支持1 nm以下先进节点的侧墙沉积（来源：ASM官网新闻稿 2024/01/24）。
• 2023年10月美国对华出口管制新规：美国收紧对中国半导体制造设备的出口管制，将先进ALD和刻蚀设备列入限制清单，直接影响中芯国际等中国晶圆厂扩产先进节点的计划（来源：美国商务部工业安全局）。业内分析认为这将拉大中国与领先代工厂的工艺差距。
• 2024年2月 英特尔宣布Intel 18A节点采用EUV+SAQP混合方案：英特尔在ISSCC 2024上透露，其18A节点（相当于1.8 nm级）将在最密金属层继续使用SAQP，并结合背面供电技术。表明SAQP的生命周期比预期更长。
• 2024年中国设备进口数据：据海关总署，2024年一季度中国半导体设备进口额同比增长15%，其中等离子体刻蚀设备进口额增长18%，反映成熟制程扩建仍在拉动多重图形化相关设备需求，但最先进的ALD设备进口仍受制约（来源：中国海关总署统计月报）。

14 跟踪指标

要持续观察SADP/SAQP产业动态，可关注以下可视化指标：

• ALD设备季度出货量与订单额：ASM International、东京电子季度财报中的半导体ALD部门营收与新订单额。若增速持续高于20%，显示SAQP需求强劲。
• 台积电、三星先进制程营收占比：看7 nm及以下节点贡献的营收百分比，反映市场对多重图形化产品的需求景气度。
• 前沿节点金属间距公开数据：各公司在IEDI、VLSI会议发表的最小金属间距数值，是衡量多重图形化能力的直接指标。
• ASML高NA EUV订单与交付进度：高NA EUV系统的积压订单和发货量，可预判EUV对SAQP的替代速度。ASML定期更新此类数据。
• 美国BIS管制清单更新：关注对ALD和高端刻蚀设备的限售细节，直接影响中国晶圆厂先进制程扩产路径。
• 中国国家集成电路产业投资基金（大基金）二期投资方向：是否加大国产ALD、刻蚀、检测设备项目投入，反映出政策端对自主替代的押注强度。
• EDA厂商最新工艺设计套件（PDK）发布：新思、Cadence针对2 nm/3 nm发布的新版PDK中，对多重图形化设计规则的支持程度，反映工艺开发节奏。
• 半导体材料价格指数：TECHCET或彭博发布的ALD前驱体、电子特气价格趋势，可佐证供需平衡。
• 专利申请动态：在“spacer patterning”或“self-aligned double patterning”分类下的专利公开数量与申请人分布，可揭示技术演变方向与竞争格局。
• 行业会议要点：SPIE Advanced Lithography、SEMICON West等会议的专题报道，往往包含各大厂最新工艺路线图的详细披露。

15 信源

• 应用材料公司 2022年技术论坛报告 —— 多重图形化成本增量及工艺挑战。
• TechInsights 对台积电7 nm芯片的逆向工程分析报告，2023年。
• 台积电 2017年 IEDM 论文 “A 7nm CMOS Technology Platform for Mobile and High-Performance Compute Applications”。
• 泛林集团 SPIE 2018 论文 “Overlay and edge placement error budget for multi-patterning schemes”。
• ASM International 2022年产品规格与2023年年报。
• Gartner “Semiconductor ALD Equipment Market Share 2023”。
• SEMI “Worldwide Semiconductor Equipment Market Report”, 2023年12月发布。
• TECHCET “ALD/CVD Precursors and Materials Market Report”, 2023年。
• 英特尔 2021年投资者会议报告，关于10 nm良率节点。
• 美国商务部工业安全局 2023年10月出口管制新规文件。
• 台积电2024年北美技术研讨会公开简报，关于N2工艺。
• 中国海关总署2024年一季度进出口统计月报。
• 各公司公开年报：泛林集团、应用材料、ASM International、新思科技。

以上内容仅基于公开信息进行中立性的产业知识梳理，不构成任何投资或技术决策建议。所有数据均标注了来源年份和口径，未公开明确的信息均注明“公开资料未见”。