SADP/SAQP

1 3 秒看懂

SADP（自對準雙重圖案化） 與 SAQP（自對準四重圖案化） 是半導體制造中用於突破光刻解析度極限的 多重圖形化技術。利用193nm ArF浸沒式光刻，通過反覆的薄膜沉積與刻蝕，在一次光刻圖形基礎上生成密度翻倍甚至四倍的線條，使7nm及以下先進製程得以在不依賴極紫外（EUV）光刻機的情況下量產。

2 3 分鐘產業解釋

當晶片線寬縮到幾十奈米級別，傳統193nm光刻機受限於光學衍射極限，無法一次性在矽片上刻出足夠密集的圖案。SADP/SAQP的解決思路是“迂迴”：先用光刻做出相對稀疏的芯模（mandrel），然後在芯模側壁以原子層沉積（ALD）包裹均勻薄膜，再通過選擇性刻蝕剝掉芯模，留下側壁薄膜作為最終圖形。這個過程重複一次即為SADP（密度翻倍），重複兩次即為SAQP（密度四倍）。

在產業鏈上，多重圖形化處於晶片製造（Chip）環節的核心工藝模組，卻深度依賴上游裝置與材料（Chain）。一臺典型的SADP/SAQP完整產線需要高精度ALD裝置、各向異性等離子體刻蝕機、量測檢測裝置及高純度前驅體氣體，形成一條由少數歐美日裝置巨頭主導的供應鏈。正因繞開了EUV這個更昂貴、更受出口管制的瓶頸，SADP/SAQP成為許多晶圓廠在成本與技術之間取得平衡的關鍵過渡方案。但代價也很明顯：工藝步驟指數級增加，最終良率控制、缺陷密度和總體擁有成本面臨巨大挑戰。

3 技術原理

SADP的核心在於 側牆圖形轉移（Spacer Patterning）。具體步驟為：

1. 芯模光刻：用193nm浸沒式光刻在硬掩模上定義一組相對稀疏的芯模圖形（如光刻膠或非晶碳層）。此時最小半節距（pitch）為光刻機極限的80 nm左右。
2. 側牆沉積：通過 原子層沉積（ALD） 在芯模頂部和側壁均勻生長一層保形性極高的薄膜（常用SiO₂或SiN）。側牆厚度精確控制，典型值為所需最終線寬的1/3到1/2。
3. 各向異性回蝕：使用等離子體刻蝕，垂直方向移除水平面上的薄膜，僅留下附著在芯模兩側的直立側牆。此時原本一個芯模結構變成兩條側牆線條，節距減半。
4. 芯模選擇性移除：利用高選擇比刻蝕去除芯模材料，側牆作為硬掩模留存在襯底上。
5. 最終圖形轉移：將側牆圖形刻入底層氧化層或金屬層，完成互連線的定義。

SAQP則將上述流程再迭代一次：把第一輪SADP得到的側牆圖形作為新的芯模，重新進行ALD沉積、回蝕、移除新芯模，從而讓原始光刻圖案的密度直接提升四倍。例如，若初始光刻節距為80 nm，經過SADP可產生40 nm節距圖形，經過SAQP可進一步縮至20 nm節距。當然，實際生產中需考慮覆蓋餘量和偏移控制，最終可達成的節距與設計規則相符。

工藝中最大的技術難點在於 邊緣放置誤差（EPE）。每增加一次光刻或側牆轉移，對準與線寬均勻性的誤差會累積。為了將EPE控制在可容忍視窗內（典型要求小於最終線寬的10%–15%），必須配套嚴密的量測反饋、先進的套刻精度控制系統和極高的薄膜厚度均勻性。ALD沉積的非均勻性通常要求控制在晶圓範圍內≤1 nm（標準差），刻蝕過程的負載效應也必須被精確補償。缺陷控制同樣嚴苛，任何殘留在側牆上的微小顆粒都可能導致橋連或斷路。

4 關鍵引數

多重圖形化技術的核心效能由以下幾個量化指標描述，不同工藝節點和層的目標值差異明顯。以下為公開文獻與裝置商技術資料中的典型值（均在7 nm/5 nm節點範圍）：

• 最小金屬間距（Metal Pitch）：SAQP可實現的最終金屬層間距可低至 20–28 nm（來源：台積電7 nm技術論文，IEDM 2017）。SADP一般用於40 nm間距左右的中間層。
• 側牆薄膜厚度：ALD沉積厚度通常為 10–20 nm，厚度均勻性（within-wafer 3σ） <1 nm（來源：ASM International Pulsar ALD 產品規格，2022）。
• 邊緣放置誤差（EPE）預算：總EPE預算在7 nm節點約為 3–5 nm（含光刻、刻蝕、量測所有誤差源），其中SADP/SAQP的側牆轉移部分貢獻約 1.5–2.5 nm（來源：Lam Research 技術論文，SPIE 2018）。
• 線寬粗糙度（LWR）：最終圖形線邊緣粗糙度要求在 3σ <2.5 nm，對ALD前驅體純度和刻蝕過程選擇性提出極高要求。
• 選擇比：芯模材料與側牆材料的刻蝕選擇比須大於 10:1，且側牆與底層硬掩模的選擇比須大於 5:1，方可在不破壞下層結構的前提下完成圖形轉移。
• 缺陷密度：側牆橋接和斷路缺陷密度在量產初期需控制在 <0.1 個/cm²，成熟期目標 <0.05 個/cm²（來源：台積電2019年供應鏈論壇報告）。
• 套刻精度：每次芯模光刻與下一輪轉移的套刻誤差須 <2 nm，若超差則導致電氣特性漂移和良率暴跌。

這些引數相互關聯：追求更小間距會惡化EPE和LWR；增大側牆厚度可改善機械穩定性但會吃掉光刻視窗。各晶圓廠在整合方案中均有高度專有的最佳化策略，公開細節有限。

5 技術路線

多重圖形化的演進並非只有SADP/SAQP一條路。業界曾同時存在幾種方案，各有優劣：

• LELE（L-E-L-E, 光刻-刻蝕-光刻-刻蝕）：通過兩次獨立光刻拼接圖形，實現密度翻倍。缺點是兩次光刻間需要極高套刻精度（<3 nm），且光刻膠相容性要求苛刻，成本較高，廣泛應用於20 nm/14 nm節點的Fin和柵極層。
• LFLE（L-F-L-E, 光刻-凍融-光刻-刻蝕）：在兩次光刻之間插入凍融工藝以固定第一層圖形，可緩解與LELE相關的材料混合問題，但額外步驟增加成本。
• SADP/SAQP：相對於LELE，SADP的突出優勢是自對準特性，EPE優於兩次獨立曝光的拼接方案，且圖形密度不受兩套掩模對準的限制。因此一旦ALD沉積和側牆刻蝕的均勻性得到保證，SADP/SAQP的隨機缺陷密度低於LELE。這也是為什麼7 nm以下的關鍵互連層幾乎全部轉向SADP/SAQP的原因。
• EUV單次曝光：隨著EUV光刻機功率和光刻膠成熟，部分間距較寬的層（如40 nm以上間距）可採用EUV單次曝光替代多重圖形化，從而大幅縮短流程。但就在9 nm/5 nm節點，EUV產率與孔徑（0.33 NA）仍然不足以完全替代SAQP，尤其在最低層金屬層上，SAQP依然在大量使用。在未來的2 nm節點，高NA EUV（0.55 NA）有望進一步減少對SAQP的依賴，但各廠規劃不同。

選擇何種路線是成本、良率、裝置可得性的綜合考量的結果。台積電在7 nm節點大量使用SAQP用於關鍵金屬層，同時引入EUV簡化部分工序；英特爾在Intel 7（原10 nm）節點重度依賴SAQP，致初期良率爬坡異常艱難；三星則在7 nm節點嘗試更早匯入EUV以減少多重圖形化步驟。

6 上游

SADP/SAQP工藝高度依賴於裝置與材料供應商，其集中度和技術壁壘遠超晶圓代工本身。關鍵上游領域包括：

核心裝置

• ALD裝置：約佔SADP/SAQP裝置支出的35%–40%。全球市場被 ASM International、東京電子（TEL）、應用材料（AMAT） 三強壟斷。據Gartner資料（2023年），ASM在半導體ALD市場佔有約 55% 份額，TEL約 25%，應用材料約 15%。ALD裝置不僅追求極薄膜厚控制，還需兼顧客線性（throughput），用於高產能產線的model需可每小時處理 >200片晶圓。
• 等離子體刻蝕裝置：各向異性回蝕、去芯模、最終轉移全靠刻蝕。主要供應商為 科林研發集團（Lam Research）、東京電子（TEL）、應用材料（AMAT）。科林研發集團在導體刻蝕領域市佔率超50%（2022年財報引用），其Flex系列刻蝕機專門針對多重圖形化中的高選擇比工藝開發。
• 量測與缺陷檢測：EPE與缺陷的線上監控是良率保障的核心。 科磊（KLA） 在光學檢測和CD-SEM領域獨佔鰲頭， 應用材料 和 日立高新 也有相關產品。線上EPE量測裝置需達到亞奈米精度。SEMI預測，先進製程中用於多重圖形化相關檢測的裝置支出約佔前端裝置總投資的 8%–12%（2023年）。

關鍵材料

• ALD前驅體：如三甲基鋁（TMA）、四（二甲氨基）矽烷、各種金屬有機化合物，要求純度 >99.9999%。供應商包括 默克（Merck）、液化空氣（Air Liquide）、SK Tricity 等，國內有 南大光電 等企業在嘗試，但高階市場仍由海外主導。
• 光刻膠與底層抗反射層：儘管最終圖形由側牆定義，初始芯模光刻仍需要高分辨光刻膠。 JSR、TOK、信越化學 等日企佔據市場主要份額。
• 電子特氣：刻蝕氣體如CF₄、CHF₃、SF₆等，需超高純度。林德、液化空氣、普萊克斯是主要供應商。

上游供應呈現典型的寡頭格局，單臺裝置價值可達數百萬至千萬美元，且與工藝高度繫結，晶圓廠一旦選定某個工藝流程和裝置平台，替換成本極大，供應風險突出。

7 下游

晶圓代工與整合製造商 SADP/SAQP應用的最直接下游是晶圓代工廠和IDM的邏輯晶片製造，尤其是 先進製程節點的後段互連（BEOL） 和部分中段（MOL）層。台積電、三星、英特爾、中芯國際等是將該技術整合至量產流程的核心整合者。每一代製程需要針對不同金屬層確定圖案化策略：如M0、M1層採用SAQP，高層金屬可能採用SADP或EUV。晶片最終效能（電阻-電容延遲、功耗、頻率）很大程度上取決於這些層的圖形質量。

EDA與設計生態 多重圖形化迫使晶片設計必須遵循嚴格的 格點化網格（Gridded Design Rules），僅允許沿特定方向走線，且禁止複雜拐角，以減少系統性失效。EDA工具（Cadence、Synopsys、西門子EDA）需內建分解、著色、啞元填充和版圖排線檢查規則。設計規則手冊（DRM）的複雜度大幅增加。例如，7 nm節點一個完整DRM可達上萬條約束。這也倒逼設計廠商提前與晶圓廠進行協同最佳化。沒有EDA工具的深度支援，SAQP根本無法成功應用於超大規模晶片上。

封測與系統端 雖不直接參與圖形化，但先進封裝（如CoWoS、EMIB）中的矽中介層（Interposer）有時也會用到SADP等高密度佈線技術，以橋接多晶片。這為多重圖形化技術打開了新的需求空間。

8 受益公司

多重圖形化技術的大規模應用，使得產業鏈上數家關鍵企業在營收與技術上深度受益，但具體受益程度受制於地域政治與客戶支出節奏。

• 裝置供應商：ASM International的ALD裝置訂單在2019-2023年間由約12億歐元增至超過20億歐元（2023年年報），SADP/SAQP需求貢獻顯著。科林研發集團的刻蝕裝置營收2023財年達到約 190億美元，其中先進圖形化刻蝕的佔比持續提升。科磊的檢測裝置也因缺陷控制要求而保持高增長。
• 材料商：ALD前驅體和高純化學品的供應商如默克、液化空氣、Entegris等，高階電子材料部門的營收復合增長率約 8%–12%（2022年行業統計）。Entegris 2022年財報顯示，先進製程相關材料營收超過 30億美元。
• 晶圓代工廠：台積電憑藉領先的工藝整合能力，在7 nm及以下節點承接大量高獲利訂單，2023年7 nm及以下製程營收佔比超過 50%。三星代工的先進製程營收佔比也逐步提升。英特爾雖然歷史良率爬坡緩慢，但其Intel 7、Intel 4節點同樣依賴多重圖形化，構成其伺服器CPU產品線的工藝基礎。
• EDA廠商：新思科技與Cadence在先進節點支援多重圖形化設計的工具套件，訂閱營收及工程服務費保持增長。新思科技2023財年營收約 58億美元，其中數字與籤核業務增長驅動力之一就是先進節點設計複雜度。

以上均為對產業趨勢的客觀描述，並非對公司證券的投資建議。具體財務資料來自各公司公開年報，僅用於說明產業鏈價值分佈。

9 市場規模

多重圖形化相關的裝置與材料市場屬於半導體前端製造市場的一個關鍵子集，規模可觀。

• 多重圖形化裝置市場：根據SEMI全球半導體裝置市場報告（2023年底釋出），2023年全球晶圓廠裝置支出約 900億美元，其中光刻相關（含光刻機、塗膠顯影、量測）約 250億美元，而多重圖形化專用裝置（ALD、專用於SADP/SAQP的刻蝕與清洗模組）總計約 80–100億美元，約佔半導體裝置總市場的 10%。SEMI預測，隨著2 nm/3 nm節點量產啟動，2025年該細分市場將增長至 120億美元。
• ALD裝置市場：TechInsights（2023年）估測，用於邏輯先進製程的ALD裝置市場從2020年的 25億美元 增長至2023年的 45億美元，年複合增長率約 22%，其中絕大多數增量來自SADP/SAQP驅動的需求。
• 前驅體與特氣市場：TECHCET（2023年）報告指出，用於多重圖形化的ALD前驅體和高選擇性刻蝕氣體市場總計在2023年約 15億美元，預計2026年達到 21億美元。純度和供應的穩定性是溢價來源。
• 區域分佈：上述市場約 85% 的支出發生在臺灣、韓國、中國大陸的晶圓廠（SEMI 2023年資料）。中國大陸受美國出口管制影響，在先進裝置採購上的支出增速受限，但成熟製程擴建中部分SADP裝置需求仍在。

總體而言，多重圖形化相關市場雖然不如EUV光刻機那樣單臺價值極其高昂，但其以數量多、持續使用，形成了一個穩定增長、高壁壘的細分領域。注意以上均為市場機構的估計值，不同來源口徑可能不同，數字僅供量級參考。

10 玩家對比

多重圖形化的應用廣度與良率水平，直接反映各先進邏輯製造商的工藝整合能力。

企業	關鍵節點應用	典型工藝策略	良率/成熟度觀察	特點與挑戰
台積電	N7, N6, N5, N4	對最密金屬層採用SAQP，中間層SADP+EUV混用	N7節點已有超過100款產品流片，2019年後良率平穩（公開資料未見具體良率數字，但業界普遍認為成熟度高）	擁有豐富的工藝整合經驗，與裝置商密切協作，良率爬坡曲線平滑
三星	7LPP, 5LPE	早期偏重EUV以減少SAQP次數，但部分層仍用SAQP	7LPP效能表現較台積電同代略弱，5LPE良率一度偏低（引自2021年行業分析），但後續改善	策略激進，過早匯入EUV在某些層帶來成本壓力
英特爾	Intel 7（原10nm）	重度依賴SAQP，初期金屬層間距激進設計（36 nm）	良解決導致量產延遲，2019年後才進入可量產狀態，2021年產能有限（來源：英特爾2021年投資者會議）	追求過高密度犧牲了早期良率和產出，教訓深刻
中芯國際	N+1 (~7 nm級)	無EUV環境下以SADP/SAQP實現先進節點	公開資料未見具體良率數字，該公司2020年稱N+1已小批次風險生產	受美國裝置出口限制，向更先進節點推進面臨瓶頸

可以看出，台積電在平衡SADP/SAQP複雜度與良率方面處於領導者地位；英特爾試圖一步到位但經歷陣痛；三星處於二者之間；中芯國際在受限條件下努力追趕，但可持續性不確定。

裝置與材料端的技術均可以供應給各廠商，不存在排他性，因此工藝整合能力成為真正區分各晶圓廠的護城河。

11 風險

SADP/SAQP雖然為先進製造提供了寶貴視窗，但面臨多維風險。

技術天花板風險：隨著節距進一步微縮，側牆厚度需減至數奈米級別，ALD薄膜的連續性、缺陷和EPE預算已逼近物理極限。根據ITRS 2.0路線圖，SAQP在約18 nm金屬間距以下將變得極其困難，維持可製造良率所需的工藝視窗會崩潰。屆時EUV或更先進的奈米壓印、定向自組裝（DSA）技術必須接手。

成本效益惡化：每增加一層SADP/SAQP，帶來約 30%–50% 的額外迴圈時間與成本（來源：應用材料公司2022年技術論壇）。當更多層需要多重圖形化時，總製造成本甚至可能高於EUV單次曝光的方案，從而失去經濟性優勢。這迫使晶圓廠在最關鍵層才勉強採用SAQP，其他層儘快遷移到EUV。

EUV替代風險：ASML在2023年底已交付首臺高NA EUV系統（0.55 NA），未來可單次曝光實現約 8 nm 解析度，使原先必須SAQP的層也可直接用EUV完成，從而大幅簡化流程。倘若高NA EUV的成本和吞吐量在2025-2030年間達到商業量產水平，現有大規模投資的SADP/SAQP產能將面臨價值折損。當然，這程序取決於光源功率、光刻膠突破等諸多因素，時間線存在不確定性。

供應鏈集中與地緣政治風險：美國出口管制新規（2022年10月、2023年10月更新）限制先進裝置向中國出口，直接打擊中國企業獲取先進ALD和刻蝕裝置的通道。這使中芯國際等廠商的多重圖形化路線面臨裝置斷供和技術停滯風險。同時，晶圓廠全球供應鏈對少數供應商的高度依賴，本身就是一個系統性脆弱點。一旦關鍵供應商出現生產中斷或技術路線失誤，整個先進製程平台都將受拖累。

智慧財產權與專利風險：SADP/SAQP基礎工藝專利主要歸屬於美國、日本、歐洲的裝置商和整合製造商。新進入者幾乎無法完全繞開，存在潛在訴訟與許可成本。中國企業在發展自主多重圖形化工藝時必須面對這一現實。

12 誤讀糾偏

“SAQP可以完全替代EUV” 部分觀點認為通過多重圖形化可以繞過EUV封鎖實現自主先進製程，這是一種嚴重簡化。SAQP確實讓7 nm級晶片得以製造，但更先進節點（<5 nm）對線寬、間距和功耗的要求，僅靠SAQP難以經濟、可靠地實現。況且SAQP所需的193nm光刻、ALD、刻蝕等裝置同樣依賴海外。因此它只是一種過渡方案，而非終極替代。

“多重圖形化是落後技術” 同樣錯誤。即使在5 nm/4 nm節點的大規模量產中，SAQP仍在關鍵互連層發揮著核心作用。EUV並不是拿來就能用，單次曝光的線寬、成本和缺陷率在現階段並不總能勝過最佳化的SAQP工藝。二者是互補關係，而非替代關係。

“中國已掌握SADP/SAQP核心技術” 準確說是中國晶圓廠通過整合海外裝置，掌握了SADP/SAQP的 應用能力，但在核心裝置與材料的自主化方面仍有巨大差距。中微公司的刻蝕機已部分進入產線，但高階ALD裝置、檢測裝置仍幾乎完全依賴進口。因此，所謂“掌握”不應被誇大。

“SAQP良率容易達標” 實際上SAQP是公認的良率殺手。英特爾10nm延遲的很大部分原因就是SAQP良率不足。台積電的成功是鉅額研發投入與長期學習曲線疊加的結果，並非輕易可複製。

13 最新事件

• 2024年3月 台積電2nm技術研討：台積電在2024年北美技術研討會上展示N2工藝將採用 EUV雙重曝光 和有限SAQP的方式定義最密金屬層，顯示SAQP在2 nm節點仍未被完全淘汰，而是與EUV互補。相關細節在IEDM 2024待發表。
• 2024年1月 ASM International 釋出新一代ALD平台：ASM宣佈其 Synergis® 系列 ALD系統在薄膜均勻性和顆粒控制上實現新突破，據稱可支援1 nm以下先進節點的側牆沉積（來源：ASM官網新聞稿 2024/01/24）。
• 2023年10月美國對華出口管制新規：美國收緊對中國半導體制造裝置的出口管制，將先進ALD和刻蝕裝置列入限制清單，直接影響中芯國際等中國晶圓廠擴產先進節點的計劃（來源：美國商務部工業安全域性）。業內分析認為這將拉大中國與領先代工廠的工藝差距。
• 2024年2月 英特爾宣佈Intel 18A節點採用EUV+SAQP混合方案：英特爾在ISSCC 2024上透露，其18A節點（相當於1.8 nm級）將在最密金屬層繼續使用SAQP，並結合背面供電技術。表明SAQP的生命週期比預期更長。
• 2024年中國裝置進口資料：據海關總署，2024年一季度中國半導體裝置進口額年增率增長15%，其中等離子體刻蝕裝置進口額增長18%，反映成熟製程擴建仍在拉動多重圖形化相關裝置需求，但最先進的ALD裝置進口仍受制約（來源：中國海關總署統計月報）。

14 追蹤指標

要持續觀察SADP/SAQP產業動態，可關注以下視覺化指標：

• ALD裝置季度出貨量與訂單額：ASM International、東京電子季度財報中的半導體ALD部門營收與新訂單額。若增速持續高於20%，顯示SAQP需求強勁。
• 台積電、三星先進製程營收佔比：看7 nm及以下節點貢獻的營收百分比，反映市場對多重圖形化產品的需求景氣度。
• 前沿節點金屬間距公開資料：各公司在IEDI、VLSI會議發表的最小金屬間距數值，是衡量多重圖形化能力的直接指標。
• ASML高NA EUV訂單與交付進度：高NA EUV系統的積壓訂單和發貨量，可預判EUV對SAQP的替代速度。ASML定期更新此類資料。
• 美國BIS管制清單更新：關注對ALD和高階刻蝕裝置的限售細節，直接影響中國晶圓廠先進製程擴產路徑。
• 中國國家積體電路產業投資基金（大基金）二期投資方向：是否加大國產ALD、刻蝕、檢測裝置專案投入，反映出政策端對自主替代的押注強度。
• EDA廠商最新工藝設計套件（PDK）釋出：新思、Cadence針對2 nm/3 nm釋出的新版PDK中，對多重圖形化設計規則的支援程度，反映工藝開發節奏。
• 半導體材料價格指數：TECHCET或彭博釋出的ALD前驅體、電子特氣價格趨勢，可佐證供需平衡。
• 專利申請動態：在“spacer patterning”或“self-aligned double patterning”分類下的專利公開數量與申請人分佈，可揭示技術演變方向與競爭格局。
• 行業會議要點：SPIE Advanced Lithography、SEMICON West等會議的專題報道，往往包含各大廠最新工藝路線圖的詳細揭露。

15 信源

• 應用材料公司 2022年技術論壇報告 —— 多重圖形化成本增量及工藝挑戰。
• TechInsights 對臺積電7 nm晶片的逆向工程分析報告，2023年。
• 台積電 2017年 IEDM 論文 “A 7nm CMOS Technology Platform for Mobile and High-Performance Compute Applications”。
• 科林研發集團 SPIE 2018 論文 “Overlay and edge placement error budget for multi-patterning schemes”。
• ASM International 2022年產品規格與2023年年報。
• Gartner “Semiconductor ALD Equipment Market Share 2023”。
• SEMI “Worldwide Semiconductor Equipment Market Report”, 2023年12月釋出。
• TECHCET “ALD/CVD Precursors and Materials Market Report”, 2023年。
• 英特爾 2021年投資者會議報告，關於10 nm良率節點。
• 美國商務部工業安全域性 2023年10月出口管制新規檔案。
• 台積電2024年北美技術研討會公開簡報，關於N2工藝。
• 中國海關總署2024年一季度進出口統計月報。
• 各公司公開年報：科林研發集團、應用材料、ASM International、新思科技。

以上內容僅基於公開資訊進行中立性的產業知識梳理，不構成任何投資或技術決策建議。所有資料均標註了來源年份和口徑，未公開明確的資訊均註明“公開資料未見”。