SerDes

3 秒看懂

SerDes 是 Serializer/Deserializer（串行器/解串器） 的简称，本质是一种将并行数据转换为高速串行数据发送、再于接收端还原为并行数据的关键接口技术。它是现代数据中心、AI 算力芯片、高速网络与先进封装中连接 CPU、GPU、交换芯片、存储器及光模块的“高速信息血管”。没有 SerDes，板级互连、芯片间通信（Chip-to-Chip）、背板传输都无法突破数十 Gbps 的带宽瓶颈。

一句话：用最少物理通道（1~2 对差分线），实现超高速率（单通道从 1.5Gbps 已演进至 224Gbps 甚至更高）的长距/短距数据传输，是算力扩展的物理基石。

3 分钟产业解释

在典型的数字系统中，芯片内部的数据处理位宽可达 1024 位甚至更高，但若要直接将这些并行信号引出芯片，需要成百上千个引脚和 PCB 走线，不仅成本高昂，且多线间的高频偏斜和功耗会让高速传输变得不可行。SerDes 的解法是：发送端将低速并行的数据锁存，通过一个高速串行器把多路并行比特流转成一路高速串行比特流，经驱动器送上差分信道；接收端的时钟数据恢复电路从串行信号中提取时钟、重新采样，再解串回并行数据。

产业价值：

• 成本与密度：一对差分线替代几十条并行走线，极大减少芯片引脚、PCB 面积、连接器成本和背板布线复杂度。
• 速率需求：AI 大模型训练对 GPU/NPU 间互联带宽的需求已推至 TB/s 级，单通道 SerDes 速率从 56Gbps（PAM4）向 112Gbps、224Gbps 快速迭代，以太网和 PCIe 每代标准升级都以 SerDes 速率翻倍为基础。
• 应用场景：几乎无所不在——芯片间 Die-to-Die 互联（UCIe、BoW）、板内芯片互联（PCIe 6.0/7.0）、背板/铜缆互联（100G/400G/800G 以太网）、光模块与 DSP 间的直驱连接、存储接口（SAS、NVMe/JBOF）等。

2025 年的焦点：

• 单通道 224Gbps PAM4 SerDes 正成为下一代 1.6T 以太网的核心，而 PCIe 7.0 则规划使用每通道 256Gbps PAM4，对封装、信道损耗、DSP 功耗提出极限挑战。
• 随着 CoWoS 等先进封装普及，超短距离、超高密度的 Die-to-Die SerDes（UCIe）走向标准化，使得 GPU-HBM、计算与 IO 小芯片互联性能飙升。

15 分钟专家深入

关键架构层次

SerDes IP 并不只是一对简单的并串转换器，它包含精密模拟电路与强大数字信号处理的融合体，典型架构可分为：

发送端（TX）：

1. 并行输入接口与 FIFO：接收经扰码（保证信号 DC 平衡与足够跳变密度）后的并行数据，用低速并行时钟写入。
2. 串行化器：利用高速时钟将并行数据依次移出，将多路低速数据合并为单路高速数据流。
3. 驱动器与均衡：通常包含前馈均衡（FFE），通过预加重/去加重补偿信道的高频损耗，再以 CML（Current Mode Logic）驱动器驱动差分传输线。

信道：

• PCB 走线、背板、铜缆、芯片内走线或硅中介层。典型插入损耗随频率滚降，是限制速率的物理瓶颈。

接收端（RX）：

1. 连续时间线性均衡器（CTLE）：模拟高通滤波补偿信道损耗。
2. 决策反馈均衡器（DFE）：利用已判决比特的串扰尾迹反馈消除码间干扰，是高速 NRZ/PAM4 接收的关键。
3. 时钟数据恢复（CDR）：从串行数据边沿中提取同步高速时钟，通常基于锁相环（PLL）或相位内插器。CDR 的抖动容忍度与锁定时间直接决定链路可靠性。
4. 解串器：恢复出重定时后的并行低速数据，并输出恢复时钟。

数字部分：

• 前向纠错（FEC）：在 56Gbps 以上 PAM4 传输中几乎必备，RS-FEC 等算法用冗余编码纠正突发误码，降低实测 BER。
• 链路训练与自适应均衡：双方协商最佳发送均衡系数、DFE 抽头、CDR 参数，以适应不同信道特性。

信号调制代际

注：以上速率为基于行业趋势的定性描述，各厂商的商用化节点与具体调制细节因工艺与设计差异而不同，此处不做具体厂商规格断言。

SerDes 与 AI 算力系统的深度绑定

• NVLink 与 Scale-up 网络：多 GPU 卡间直连的 NVLink，其物理层基于高速 SerDes，典型单链路速率已演进至 100Gbps+，片间直接互联，构成高带宽域。
• 前沿封装中的 SerDes：在 3D 封装的 Die-to-Die 接口中，超短链路（<2mm）且信道几乎理想，SerDes 可简化设计，采用单端或时钟前传方案，UCIe 标准流片速率已达 32Gbps，并规划向更高演进。
• 光互联共封装（CPO）：将光引擎与交换/计算芯片共封装，芯片与光引擎之间通过极短 112G/224G SerDes 直接驱动，省去传统插件损耗。

技术原理

最深层机制：PAM4 接收端 ADC+DSP 架构

以 112Gbps PAM4 接收链路为例，最先进的实现采用 ADC 加全数字均衡，核心流程如下（文字描述）：

差分输入 -> T-Coil 电感匹配 -> CTLE 模拟均衡 -> 64GS/s+ 高速 ADC
       -> 数字域 FFE/DFE -> 解码器 (将 PAM4 4个电平转为2比特) -> FEC 解码 -> 并行输出

图示仅为逻辑流程，无具体数值标示。

关键参数与权衡（定性）：

1. ADC 精度与功耗：典型需要 57 bit 有效位（ENOB）以分辨 PAM4 的三个眼图开口。采样率需在 5664GS/s 以上。功耗与面积随位数和采样率指数增长，是全 DSP 方案的主要功耗源。
2. DFE 抽头系数：PAM4 受符号间干扰影响比 NRZ 更严重，通常需要数十个 DFE 抽头来处理多抽头后光标干扰。但 DFE 反馈环路的时序限制往往要求采用展开式 DFE 或预判决辅助，限制实际可实现的抽头数。
3. FEC 开销：以 802.3ck 等标准为例，通常采用 RS (544,514) 或更强级联码，带来约 6% 编码开销，提升信道净编码增益（约 6~8dB），但引入约百纳秒级延迟，对存储类或计算互连的低延迟场景是一个权衡。
4. 时钟架构：CDR 可能利用 DSP 的数字相位检测器实现无参考时钟锁定，也可从数据中恢复，再经分频用于发送，实现异步操作。
5. 均衡协商：链路初始化阶段，通过握手协议自适应地调整发送端 FFE 预加重、接收端 CTLE 增益、DFE 抽头，最终达成目标误码率（pre‑FEC 误码率通常为 1e‑4 量级，依靠 FEC 将 post‑FEC 误码率压至 1e‑15 以下）。

SerDes 的技术瓶颈：

• 信道损耗极限：当插入损耗超过一定值（例如在奈奎斯特频率附近超过 30dB），即便最复杂的均衡也难以打开眼图。因此高速 SerDes 的信道设计（低损耗板材、短走线、优化过孔反焊盘）至关重要。
• 热噪声与抖动：工艺缩小带来的增益降低、电源噪声耦合等问题，使得模拟前端设计难度陡增。
• 功耗墙：单通道 112G PAM4 SerDes 功耗在数百毫瓦，若一颗芯片集成数百通道，光互联的功耗可达数百瓦，是数据中心散热设计的头痛问题。

技术演进史

• 1980s - 1990s：低速串行如 RS-232/485，早期以太网（10M/100M），速率几百 Kbps 到 100Mbps，多是简单曼彻斯特编码或 NRZ，无复杂均衡。
• 2000s：随着 PCI Express 1.0/2.0 (2.5Gbps/5Gbps)、SATA/SAS (1.5Gbps~6Gbps)、XAUI (3.125Gbps) 出现，SerDes 进入嵌入式应用，多通道绑定（Lane bonding）与 8b/10b 编码普及。开始采用简单 CTLE 和 DFE。
• 2010s：28Gbps NRZ 成为主流，CEI-28G 等标准推动背板互联长距化。格雷编码与更复杂的自适应均衡、CDR 技术成熟。3D 封装萌芽，出现极短距 SerDes。
• 2015 - 2020：56Gbps PAM4 商用，IEEE 802.3cd 等标准确立，开启 200G/400G 光互连时代。全 ADC+DSP 架构引入。
• 2022 至今：112Gbps PAM4 量产，224Gbps 正在进行标准制定和早期芯片流片。UCIe 等 Die-to-Die 标准推动并行到串行边界向芯片内迁移。
• 未来展望：单通道向 448Gbps 探索，可能需要相干调制（DP-16QAM）或更高阶 PAM（PAM6/PAM8）与更强 FEC，但功耗和复杂度挑战巨大。同时，面向 Chiplet 的极高密度、低功耗并行 SerDes/ 简单串行（如 BoW）两大分支并行发展。

技术路线对比（量化表）

表中数值均为基于公开趋势的典型范围，不作特定产品对照。

上下游

上游

• 硅 IP 提供商：提供经硅验证的硬核 SerDes IP（如 7nm/5nm/3nm 下的 112G/224G PHY），是芯片设计厂商最关键的外部采购环节。
• EDA 与电磁仿真：Cadence， Synopsys, Keysight 等提供信道建模、AMI 模型生成、电磁提取工具，是确保 SerDes 在各种损耗信道下正常工作的上游依赖。
• 工艺厂（Foundry）：台积电、三星、Intel 等先进工艺提供高速晶体管（fT/fmax）、高 Q 值无源器件、高质量 MIM/MOM 电容，直接决定模拟前端性能上限。
• 封装基板与材料：ABF 载板、低损耗（Low-Dk/Df）层压板、硅中介层等直接决定信道质量。

下游

• AI/GPU 芯片厂商：最大需求方之一，需在计算芯片内集成成百上千个高速 SerDes 通道用于 Scale-up/Scale-out。
• 网络芯片厂商：交换机、DPU、SmartNIC，大量使用 112G SerDes 构建 51.2T+ 交换容量。
• FPGA 与高端存储：FPGA 厂商将高速 SerDes 收发器作为核心卖点；存储厂商如用于 NVMe-oF、CXL 等也都依赖高速串口。
• 光模块与有源电缆：DSP 芯片内含高性能 SerDes 接口，实现 retimer 和齿轮箱功能，是 SerDes 的另一大应用。
• 汽车与工业：车载 SerDes（如 FPD-Link， GMSL）用于摄像头、雷达数据传输，速率走向 10Gbps+。

关键指标

深入了解 SerDes 技术决策时，关注这些核心参数：

• 单通道速率：Gbps，是带宽基准。
• 能效比：pJ/bit，大型 AI 芯片指标极其敏感，通常要求 ≤10pJ/bit，Die-to-Die 追求 sub-1pJ/bit。
• 等效误码率：前向纠错前（pre-FEC）和目标后（post-FEC），通常要求 post-FEC 低于 1e-15。
• 可容忍信道损耗：在 Nyquist 频率下（如 56GHz 对 112Gbps）的插入损耗（dB），体现均衡能力。
• BER 测试下的抖动容忍度：正弦抖动或随机抖动在给定误码率下的容限，表征 CDR 性能。
• 锁定与自适应时间：链路初始化或重新训练所需时间，影响系统弹性。
• 通道面积与带宽密度：每平方毫米硅片能承载的收发通道数或总带宽，对 Chiplet 设计至关重要。
• 电压裕量与温度范围：在 IR-drop 和宽温下可靠工作的能力。
• 工作模式可配置性：是否支持多速率、多种标准协议（如既可通 PCIe 又能跑 Ethernet）。

供需与市场数据

因无具体检索证据，本节仅作定性趋势分析，不引用确切市场金额；涉及市场规模、份额或价格口径时，应以公司公告或第三方行业报告复核。

• 需求驱动力：AI/ML 算力集群、超大规模数据中心互联、Chiplet 生态、高阶自动驾驶是 SerDes IP 和芯片接口需求的核心增量。一台内含多个 GPU 的 AI 服务器可能需要数以千计的 SerDes 通道。
• 供需状况：高性能 SerDes IP，尤其是 112Gbps 及以上速率，供应高度集中在少数几家领先 IP 供应商和自研能力极强的巨头（如 Broadcom、Marvell、NVIDIA、Intel 等）。先进工艺下的硬核 IP 授权资源稀缺，往往提前多年预订。
• Chiplet 趋势影响：UCIe 等 Die-to-Die 接口走向标准化，使得原本被少数公司内置的短距 SerDes 需求扩大为通用市场，带动 IP 授权和设计服务需求增长。长距和短距两大市场都在膨胀。
• 成本结构：在大型 ASIC 中，SerDes 部分占总硅面积和功耗的比例不容小觑，尤其当集成 512 个以上通道时，物理实现和散热成为设计瓶颈。

代表公司与资本映射

核心 IP 与芯片玩家（定性，非排名）

• 博通 (Broadcom)：其 Tomahawk 等交换芯片和定制 ASIC 广泛采用自研高速 SerDes，长期是速率迭代的引领者。
• 美满电子 (Marvell)：其 Teralynx 交换芯片、Bravo 等系列 DSP 及基础设施芯片大量使用 56G/112G SerDes。
• 英伟达 (NVIDIA)：为 NVLink 和 NVSwitch 自研定制 SerDes，是其 GPU 间通信的核心壁垒。
• Credo 等：专注高速连接物理层，提供 SerDes 重定时器、线缆 DSP，是数据中心内部高速铜缆/光缆连接的推动者。
• Alphawave Semi：专门授权多标准 SerDes IP，是许多无自带 SerDes 能力芯片公司的上游供应商。
• Synopsys / Cadence：向设计客户提供完整 SerDes IP 子系统和验证方案，涵盖从 1T 到 112G/224G 的多种协议。
• 台积电 / Intel：代工厂本身通过提供设计时使用的模拟单元或领先的工艺，定义着 SerDes 的性能天花板。

投资逻辑传导

• 算力需求 ↑ → 芯片间互联带宽 ↑ → 高通道数、高单通道速率 SerDes 需求 ↑：利好持有前沿 SerDes IP 的厂商与 DSP/重定时器芯片公司。
• Chiplet 渗透率 ↑ → UCIe 兼容 Die-to-Die SerDes IP 授权市场扩大：独立 IP 供应商获得新增长极。
• 数据中心从 400G 向 800G/1.6T 切换 → 每瓦特功耗传输更多比特成为刚需 → 推动新技术如 Coherent Lite 或光学 SerDes：可能重塑产业，关注 CPO 和硅光子赛道。

投资逻辑

1. 速率迭代的“阶梯效应”：每一代速率翻倍，都会催生新的交换机、网卡、光模块升级周期。当下处在 112G 到 224G 的切换前夜，密切跟踪标准制定、初步流片及送样验证节点。领先厂商的市场份额将在这一窗口被定义。
2. IP 价值重估：过去 SerDes IP 只被视为芯片的一小部分，但在 Chiplet 时代，标准化的 Die-to-Die SerDes IP 成为构成大一粒芯片（系统级封装）的“胶水”，其价值从辅助模块升级为核心资产，且具备重复销售特性。
3. 功耗与散热的硬约束：AI 集群的供电和散热能力已触及极限，因此能提供更低 pJ/bit，或可大幅降低 DSP 功耗的方案（如 linear-drive 可插拔光模块）将享有溢价。任何能缓解功耗墙的创新都蕴含巨大价值。
4. 地缘与自研需求：关键技术自主可控需求促使大量云厂商和芯片企业自研 SerDes 或寻求非美 IP，带来供应链替代机遇，特别是能够提供 112G 级别可用替代方案的公司。

常见误读纠偏

误读 1：“SerDes 就是一个单纯的并串转换器，很成熟了，没技术含量。”

纠正：现代 112G/224G SerDes 已是世界级模拟、数字、信号处理与系统的融合体。1e-15 BER、自适应信道均衡、亚皮秒抖动 CDR、先进的 ADC+T-DSP 架构，其设计难度在芯片物理实现上常被视为“黑魔法”。速率每次翻倍都会带来全新的信号完整性挑战，需要多代技术积累才能攻克。

误读 2：“用更快的 SerDes 就能解决所有 AI 互联问题。”

纠正：速率越高，信道越长、损耗越大，或同等距离下功耗与面积代价指数增加。因此，业界正走向分工：长距用最先进的强均衡 SerDes；短距高密度互联则可能采用大量低功耗、轻调制的简化串行或并行接口（如 BoW、UCIe 的简化流），而不是在所有场景滥用功率最贵的 224G 长距 PHY。系统设计是成本、功耗与距离的折中。

学习路径

1. 入门：理解单端和差分信号、眼图、抖动和 BERT 基本概念。阅读高速数字设计基础（Johnson & Graham 著作）。
2. 经典协议学习：从 PCIe 3.0/4.0 物理层规范入手，学习 8b/10b、128b/130b 编码与均衡。
3. PAM4 与 FEC：研读 IEEE 802.3cd/ck/bs 等标准关于 PAM4 均衡、FEC 的章节，理解为何 PAM4 是路径。
4. 高级 SerDes 架构：阅读行业领先的学术论文（ISSCC、JSSC）中关于 56G/112G 接收器、CDR、DFE 与 ADC-DSP 实现的文章。
5. 产业视角：关注 Yole、LightCounting 等关于数据中心互联和 Chiplet 接口的报告，跟踪 UCIe、BoW 联盟的动态。
6. 工具实践：若从事设计，学习使用 AMI 模型仿真链路性能；用 ADS、HyperLynx 进行 SI 仿真，直观感受眼图、损耗和均衡器效果。

一句话总结

SerDes 是数字世界的超高速公路入口，它以微不可见的模拟精度与汹涌的 DSP 算力，打破硅片和铜缆的物理牢笼，让万亿级算力集群、百亿晶体管芯片得以无界互联。

延伸阅读与来源

注：本次联网检索失败，以下为基于通用知识推荐的权威阅读方向，非本次检索结果。

• 标准组织：IEEE 802.3 以太网工作组、OIF-CEI、PCI-SIG (PCIe 6.0/7.0 规范)。
• 重要联盟：UCIe 联盟白皮书与规范、BoW (Bunch of Wires) 开放标准。
• 核心会议与期刊：ISSCC、VLSI Symposium、JSSC 中关于 wireline transceiver 的最新论文。
• 行业分析：Yole Intelligence 关于 High-Performance Computing (HPC) 互联与 Chiplet 的年度报告；LightCounting 光互连与以太网 SerDes 预测。
• 书籍：《High-Speed Digital Design: A Handbook of Black Magic》（Howard Johnson），《PCI Express Technology》（Mike Jackson），《Digital Systems Engineering》（William J. Dally）。
• 公司技术博客：阿里云基础设施、微软 Azure 硬件、英伟达开发者博客、Marvell 官网技术文档。