SerDes

3 秒看懂

SerDes 是 Serializer/Deserializer（序列器/解串器） 的簡稱，本質是一種將並行資料轉換為高速序列資料傳送、再於接收端還原為並行資料的關鍵介面技術。它是現代資料中心、AI 算力晶片、高速網路與先進封裝中連線 CPU、GPU、交換晶片、儲存器及光模組的“高速資訊血管”。沒有 SerDes，板級互連、晶片間通訊（Chip-to-Chip）、背板傳輸都無法突破數十 Gbps 的頻寬瓶頸。

一句話：用最少物理通道（1~2 對差分線），實現超高速率（單通道從 1.5Gbps 已演進至 224Gbps 甚至更高）的長距/短距資料傳輸，是算力擴充套件的物理基石。

3 分鐘產業解釋

在典型的數字系統中，晶片內部的資料處理位寬可達 1024 位甚至更高，但若要直接將這些並行訊號引出晶片，需要成百上千個引腳和 PCB 走線，不僅成本高昂，且多線間的高頻偏斜和功耗會讓高速傳輸變得不可行。SerDes 的解法是：傳送端將低速並行的資料鎖存，通過一個高速序列器把多路並行位元流轉成一路高速序列位元流，經驅動器送上差分通道；接收端的時鐘資料恢復電路從序列訊號中提取時鐘、重新取樣，再解串回並行資料。

產業價值：

• 成本與密度：一對差分線替代幾十條並行走線，極大減少晶片引腳、PCB 面積、聯結器成本和背板佈線複雜度。
• 速率需求：AI 大型模型訓練對 GPU/NPU 間互聯頻寬的需求已推至 TB/s 級，單通道 SerDes 速率從 56Gbps（PAM4）向 112Gbps、224Gbps 快速迭代，乙太網路和 PCIe 每代標準升級都以 SerDes 速率翻倍為基礎。
• 應用場景：幾乎無所不在——晶片間 Die-to-Die 互聯（UCIe、BoW）、板內晶片互聯（PCIe 6.0/7.0）、背板/銅纜互聯（100G/400G/800G 乙太網路）、光模組與 DSP 間的直驅連線、儲存介面（SAS、NVMe/JBOF）等。

2025 年的焦點：

• 單通道 224Gbps PAM4 SerDes 正成為下一代 1.6T 乙太網路的核心，而 PCIe 7.0 則規劃使用每通道 256Gbps PAM4，對封裝、通道損耗、DSP 功耗提出極限挑戰。
• 隨著 CoWoS 等先進封裝普及，超短距離、超高密度的 Die-to-Die SerDes（UCIe）走向標準化，使得 GPU-HBM、計算與 IO 小晶片互聯效能飆升。

15 分鐘專家深入

關鍵架構層次

SerDes IP 並不只是一對簡單的並串轉換器，它包含精密類比電路與強大數字訊號處理的融合體，典型架構可分為：

傳送端（TX）：

1. 並行輸入介面與 FIFO：接收經擾碼（保證訊號 DC 平衡與足夠跳變密度）後的並行資料，用低速並行時鐘寫入。
2. 序列化器：利用高速時鐘將並行資料依次移出，將多路低速資料合併為單路高速資料流。
3. 驅動器與均衡：通常包含前饋均衡（FFE），通過預加重/去加重補償通道的高頻損耗，再以 CML（Current Mode Logic）驅動器驅動差分傳輸線。

通道：

• PCB 走線、背板、銅纜、晶片內走線或矽中介層。典型插入損耗隨頻率滾降，是限制速率的物理瓶頸。

接收端（RX）：

1. 連續時間線性均衡器（CTLE）：模擬高通濾波補償通道損耗。
2. 決策反饋均衡器（DFE）：利用已判決位元的串擾尾跡反饋消除碼間干擾，是高速 NRZ/PAM4 接收的關鍵。
3. 時鐘資料恢復（CDR）：從序列資料邊沿中提取同步高速時鐘，通常基於鎖相環（PLL）或相位內插器。CDR 的抖動容忍度與鎖定時間直接決定鏈路可靠性。
4. 解串器：恢復出重定時後的並行低速資料，並輸出恢復時鐘。

數字部分：

• 前向糾錯（FEC）：在 56Gbps 以上 PAM4 傳輸中幾乎必備，RS-FEC 等演算法用冗餘編碼糾正突發誤碼，降低實測 BER。
• 鏈路訓練與自適應均衡：雙方協商最佳傳送均衡係數、DFE 抽頭、CDR 引數，以適應不同通道特性。

訊號調變代際

代際	典型單通道速率	調變方式	關鍵技術	主流應用時代
NRZ 時代	1.25G ~ 28Gbps	NRZ (PAM2)	簡單 CTLE+DFE，無 FEC	SATA 1~3/早期 PCIe
PAM4 初期	50Gbps (25Gbaud)	PAM4	發射端預編碼、更強 DFE、25G+ ADC+DSP	200G/400G 乙太網路
高階 DSP	112Gbps (56Gbaud)	PAM4	全自適應數字 ADC+DSP 接收、長距 DFE、FEC	800G
超極速	224Gbps (112Gbaud)	PAM4	超高線性度模擬前端、超高速 ADC、超強 DFE、新均衡演算法	1.6T 乙太網路

注：以上速率為基於行業趨勢的定性描述，各廠商的商用化節點與具體調變細節因工藝與設計差異而不同，此處不做具體廠商規格斷言。

SerDes 與 AI 算力系統的深度繫結

• NVLink 與 Scale-up 網路：多 GPU 卡間直連的 NVLink，其物理層基於高速 SerDes，典型單鏈路速率已演進至 100Gbps+，片間直接互聯，構成高頻寬域。
• 前沿封裝中的 SerDes：在 3D 封裝的 Die-to-Die 介面中，超短鏈路（<2mm）且通道幾乎理想，SerDes 可簡化設計，採用單端或時鐘前傳方案，UCIe 標準流片速率已達 32Gbps，並規劃向更高演進。
• 光互聯共封裝（CPO）：將光引擎與交換/計算晶片共封裝，晶片與光引擎之間通過極短 112G/224G SerDes 直接驅動，省去傳統外掛損耗。

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技術原理

最深層機制：PAM4 接收端 ADC+DSP 架構

以 112Gbps PAM4 接收鏈路為例，最先進的實現採用 ADC 加全數字均衡，核心流程如下（文字描述）：

差分輸入 -> T-Coil 電感匹配 -> CTLE 模擬均衡 -> 64GS/s+ 高速 ADC
       -> 數字域 FFE/DFE -> 解碼器 (將 PAM4 4個電平轉為2位元) -> FEC 解碼 -> 並行輸出

圖示僅為邏輯流程，無具體數值標示。

關鍵引數與權衡（定性）：

1. ADC 精度與功耗：典型需要 57 bit 有效位（ENOB）以分辨 PAM4 的三個眼圖開口。取樣率需在 5664GS/s 以上。功耗與面積隨位數和取樣率指數增長，是全 DSP 方案的主要功耗源。
2. DFE 抽頭係數：PAM4 受符號間干擾影響比 NRZ 更嚴重，通常需要數十個 DFE 抽頭來處理多抽頭後游標干擾。但 DFE 反饋環路的時序限制往往要求採用展開式 DFE 或預判決輔助，限制實際可實現的抽頭數。
3. FEC 開銷：以 802.3ck 等標準為例，通常採用 RS (544,514) 或更強級聯碼，帶來約 6% 編碼開銷，提升通道淨編碼增益（約 6~8dB），但引入約百納秒級延遲，對儲存類或計算互連的低延遲場景是一個權衡。
4. 時鐘架構：CDR 可能利用 DSP 的數字相位檢測器實現無參考時鐘鎖定，也可從資料中恢復，再經分頻用於傳送，實現非同步操作。
5. 均衡協商：鏈路初始化階段，通過握手協議自適應地調整發送端 FFE 預加重、接收端 CTLE 增益、DFE 抽頭，最終達成目標誤位元速率（pre‑FEC 誤位元速率通常為 1e‑4 量級，依靠 FEC 將 post‑FEC 誤位元速率壓至 1e‑15 以下）。

SerDes 的技術瓶頸：

• 通道損耗極限：當插入損耗超過一定值（例如在奈奎斯特頻率附近超過 30dB），即便最複雜的均衡也難以開啟眼圖。因此高速 SerDes 的通道設計（低損耗板材、短走線、最佳化過孔反焊盤）至關重要。
• 熱噪聲與抖動：工藝縮小帶來的增益降低、電源噪聲耦合等問題，使得模擬前端設計難度陡增。
• 功耗牆：單通道 112G PAM4 SerDes 功耗在數百毫瓦，若一顆晶片整合數百通道，光互聯的功耗可達數百瓦，是資料中心散熱設計的頭痛問題。

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技術演進史

• 1980s - 1990s：低速序列如 RS-232/485，早期乙太網路（10M/100M），速率幾百 Kbps 到 100Mbps，多是簡單曼徹斯特編碼或 NRZ，無複雜均衡。
• 2000s：隨著 PCI Express 1.0/2.0 (2.5Gbps/5Gbps)、SATA/SAS (1.5Gbps~6Gbps)、XAUI (3.125Gbps) 出現，SerDes 進入嵌入式應用，多通道繫結（Lane bonding）與 8b/10b 編碼普及。開始採用簡單 CTLE 和 DFE。
• 2010s：28Gbps NRZ 成為主流，CEI-28G 等標準推動背板互聯長距化。格雷編碼與更復雜的自適應均衡、CDR 技術成熟。3D 封裝萌芽，出現極短距 SerDes。
• 2015 - 2020：56Gbps PAM4 商用，IEEE 802.3cd 等標準確立，開啟 200G/400G 光互連時代。全 ADC+DSP 架構引入。
• 2022 至今：112Gbps PAM4 量產，224Gbps 正在進行標準制定和早期晶片流片。UCIe 等 Die-to-Die 標準推動並行到序列邊界向晶片內遷移。
• 未來展望：單通道向 448Gbps 探索，可能需要相干調變（DP-16QAM）或更高階 PAM（PAM6/PAM8）與更強 FEC，但功耗和複雜度挑戰巨大。同時，面向 Chiplet 的極高密度、低功耗並行 SerDes/ 簡單序列（如 BoW）兩大分支並行發展。

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技術路線對比（量化表）

維度	傳統板間 SerDes (如早期 PCIe)	現代長距 SerDes (如 112G PAM4 光互連)	超短距 Die-to-Die SerDes (UCIe 高階封裝)
典型速率	5~16Gbps NRZ	112Gbps PAM4	16~32Gbps+（先進工藝）
傳輸距離	數英寸 ~ 數十英寸 PCB	背板/m 級銅纜/km 級光纜	<2mm (矽中介層或橋接)
通道損耗	中低損耗	高損耗 (需強力均衡)	極低損耗
均衡方案	CTLE + 淺 DFE 即可	全 ADC+DSP，強 DFE + FEC	常簡化，僅需少量調理或根本不用
功耗/通道	低 (~幾十毫瓦)	高 (~數百毫瓦)	極低 (目標是~pJ/bit)
FEC	通常無	必有，RS-FEC 等	通常無，或極輕糾錯
封裝重點	BGA 引腳，常規 PCB	高速材料，精細背板	微凸塊，混合鍵合，CoWoS 等
典型標準	PCIe 3.0/4.0， SATA	IEEE 802.3ck, CEI-112G	UCIe (Stream/Advanced)，BoW

表中數值均為基於公開趨勢的典型範圍，不作特定產品對照。

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上下游

上游

• 矽 IP 提供商：提供經矽驗證的硬核 SerDes IP（如 7nm/5nm/3nm 下的 112G/224G PHY），是晶片設計廠商最關鍵的外部採購環節。
• EDA 與電磁模擬：Cadence， Synopsys, Keysight 等提供通道建模、AMI 模型生成、電磁提取工具，是確保 SerDes 在各種損耗通道下正常工作的上游依賴。
• 工藝廠（Foundry）：台積電、三星、Intel 等先進工藝提供高速電晶體（fT/fmax）、高 Q 值無源器件、高質量 MIM/MOM 電容，直接決定模擬前端效能上限。
• 封裝基板與材料：ABF 載板、低損耗（Low-Dk/Df）層壓板、矽中介層等直接決定通道質量。

下游

• AI/GPU 晶片廠商：最大需求方之一，需在計算晶片內整合成百上千個高速 SerDes 通道用於 Scale-up/Scale-out。
• 網路晶片廠商：交換器、DPU、SmartNIC，大量使用 112G SerDes 建置 51.2T+ 交換容量。
• FPGA 與高階儲存：FPGA 廠商將高速 SerDes 收發器作為核心賣點；儲存廠商如用於 NVMe-oF、CXL 等也都依賴高速序列埠。
• 光模組與有源電纜：DSP 晶片內含高效能 SerDes 介面，實現 retimer 和齒輪箱功能，是 SerDes 的另一大應用。
• 汽車與工業：車載 SerDes（如 FPD-Link， GMSL）用於攝像頭、雷達資料傳輸，速率走向 10Gbps+。

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關鍵指標

深入瞭解 SerDes 技術決策時，關注這些核心引數：

• 單通道速率：Gbps，是頻寬基準。
• 能效比：pJ/bit，大型 AI 晶片指標極其敏感，通常要求 ≤10pJ/bit，Die-to-Die 追求 sub-1pJ/bit。
• 等效誤位元速率：前向糾錯前（pre-FEC）和目標後（post-FEC），通常要求 post-FEC 低於 1e-15。
• 可容忍通道損耗：在 Nyquist 頻率下（如 56GHz 對 112Gbps）的插入損耗（dB），體現均衡能力。
• BER 測試下的抖動容忍度：正弦抖動或隨機抖動在給定誤位元速率下的容限，表徵 CDR 效能。
• 鎖定與自適應時間：鏈路初始化或重新訓練所需時間，影響系統彈性。
• 通道面積與頻寬密度：每平方毫米矽片能承載的收發通道數或總頻寬，對 Chiplet 設計至關重要。
• 電壓裕量與溫度範圍：在 IR-drop 和寬溫下可靠工作的能力。
• 工作模式可配置性：是否支援多速率、多種標準協議（如既可通 PCIe 又能跑 Ethernet）。

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供需與市場資料

因無具體檢索證據，本節僅作定性趨勢分析，不引用確切市場金額；涉及市場規模、份額或價格口徑時，應以公司公告或第三方行業報告複核。

• 需求驅動力：AI/ML 算力叢集、超大規模資料中心互聯、Chiplet 生態、高階自動駕駛是 SerDes IP 和晶片介面需求的核心增量。一臺內含多個 GPU 的 AI 伺服器可能需要數以千計的 SerDes 通道。
• 供需狀況：高效能 SerDes IP，尤其是 112Gbps 及以上速率，供應高度集中在少數幾家領先 IP 供應商和自研能力極強的巨頭（如 Broadcom、Marvell、NVIDIA、Intel 等）。先進工藝下的硬核 IP 授權資源稀缺，往往提前多年預訂。
• Chiplet 趨勢影響：UCIe 等 Die-to-Die 介面走向標準化，使得原本被少數公司內建的短距 SerDes 需求擴大為通用市場，帶動 IP 授權和設計服務需求增長。長距和短距兩大市場都在膨脹。
• 成本結構：在大型 ASIC 中，SerDes 部分佔總矽面積和功耗的比例不容小覷，尤其當整合 512 個以上通道時，物理實現和散熱成為設計瓶頸。

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代表公司與資本對映

核心 IP 與晶片玩家（定性，非排名）

• 博通 (Broadcom)：其 Tomahawk 等交換晶片和定製 ASIC 廣泛採用自研高速 SerDes，長期是速率迭代的引領者。
• 美滿電子 (Marvell)：其 Teralynx 交換晶片、Bravo 等系列 DSP 及基礎設施晶片大量使用 56G/112G SerDes。
• 輝達 (NVIDIA)：為 NVLink 和 NVSwitch 自研定製 SerDes，是其 GPU 間通訊的核心壁壘。
• Credo 等：專注高速連線物理層，提供 SerDes 重定時器、線纜 DSP，是資料中心內部高速銅纜/光纜連線的推動者。
• Alphawave Semi：專門授權多標準 SerDes IP，是許多無自帶 SerDes 能力晶片公司的上游供應商。
• Synopsys / Cadence：向設計客戶提供完整 SerDes IP 子系統和驗證方案，涵蓋從 1T 到 112G/224G 的多種協議。
• 台積電 / Intel：代工廠本身通過提供設計時使用的模擬單元或領先的工藝，定義著 SerDes 的效能天花板。

投資邏輯傳導

• 算力需求 ↑ → 晶片間互聯頻寬 ↑ → 高通道數、高單通道速率 SerDes 需求 ↑：利好持有前沿 SerDes IP 的廠商與 DSP/重定時器晶片公司。
• Chiplet 滲透率 ↑ → UCIe 相容 Die-to-Die SerDes IP 授權市場擴大：獨立 IP 供應商獲得新增長極。
• 資料中心從 400G 向 800G/1.6T 切換 → 每瓦特功耗傳輸更多位元成為剛需 → 推動新技術如 Coherent Lite 或光學 SerDes：可能重塑產業，關注 CPO 和矽光子賽道。

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投資邏輯

1. 速率迭代的“階梯效應”：每一代速率翻倍，都會催生新的交換器、網絡卡、光模組升級週期。當下處在 112G 到 224G 的切換前夜，密切追蹤標準制定、初步流片及送樣驗證節點。領先廠商的市場份額將在這一視窗被定義。
2. IP 價值重估：過去 SerDes IP 只被視為晶片的一小部分，但在 Chiplet 時代，標準化的 Die-to-Die SerDes IP 成為構成大一粒晶片（系統級封裝）的“膠水”，其價值從輔助模組升級為核心資產，且具備重複銷售特性。
3. 功耗與散熱的硬約束：AI 叢集的供電和散熱能力已觸及極限，因此能提供更低 pJ/bit，或可大幅降低 DSP 功耗的方案（如 linear-drive 可插拔光模組）將享有溢價。任何能緩解功耗牆的創新都蘊含巨大價值。
4. 地緣與自研需求：關鍵技術自主可控需求促使大量雲端廠商和晶片企業自研 SerDes 或尋求非美 IP，帶來供應鏈替代機遇，特別是能夠提供 112G 級別可用替代方案的公司。

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常見誤讀糾偏

誤讀 1：“SerDes 就是一個單純的並串轉換器，很成熟了，沒技術含量。”

糾正：現代 112G/224G SerDes 已是世界級模擬、數字、訊號處理與系統的融合體。1e-15 BER、自適應通道均衡、亞皮秒抖動 CDR、先進的 ADC+T-DSP 架構，其設計難度在晶片物理實現上常被視為“黑魔法”。速率每次翻倍都會帶來全新的訊號完整性挑戰，需要多代技術積累才能攻克。

誤讀 2：“用更快的 SerDes 就能解決所有 AI 互聯問題。”

糾正：速率越高，通道越長、損耗越大，或同等距離下功耗與面積代價指數增加。因此，業界正走向分工：長距用最先進的強均衡 SerDes；短距高密度互聯則可能採用大量低功耗、輕調變的簡化序列或並行介面（如 BoW、UCIe 的簡化流），而不是在所有場景濫用功率最貴的 224G 長距 PHY。系統設計是成本、功耗與距離的折中。

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學習路徑

1. 入門：理解單端和差分訊號、眼圖、抖動和 BERT 基本概念。閱讀高速數字設計基礎（Johnson & Graham 著作）。
2. 經典協議學習：從 PCIe 3.0/4.0 物理層規範入手，學習 8b/10b、128b/130b 編碼與均衡。
3. PAM4 與 FEC：研讀 IEEE 802.3cd/ck/bs 等標準關於 PAM4 均衡、FEC 的章節，理解為何 PAM4 是路徑。
4. 高階 SerDes 架構：閱讀行業領先的學術論文（ISSCC、JSSC）中關於 56G/112G 接收器、CDR、DFE 與 ADC-DSP 實現的文章。
5. 產業視角：關注 Yole、LightCounting 等關於資料中心互聯和 Chiplet 介面的報告，追蹤 UCIe、BoW 聯盟的動態。
6. 工具實踐：若從事設計，學習使用 AMI 模型模擬鏈路效能；用 ADS、HyperLynx 進行 SI 模擬，直觀感受眼圖、損耗和均衡器效果。

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一句話總結

SerDes 是數字世界的超高速公路入口，它以微不可見的模擬精度與洶湧的 DSP 算力，打破矽片和銅纜的物理牢籠，讓萬億級算力叢集、百億電晶體晶片得以無界互聯。

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延伸閱讀與來源

注：本次聯網檢索失敗，以下為基於通用知識推薦的權威閱讀方向，非本次檢索結果。

• 標準組織：IEEE 802.3 乙太網路工作組、OIF-CEI、PCI-SIG (PCIe 6.0/7.0 規範)。
• 重要聯盟：UCIe 聯盟白皮書與規範、BoW (Bunch of Wires) 開放標準。
• 核心會議與期刊：ISSCC、VLSI Symposium、JSSC 中關於 wireline transceiver 的最新論文。
• 行業分析：Yole Intelligence 關於 High-Performance Computing (HPC) 互聯與 Chiplet 的年度報告；LightCounting 光互連與乙太網路 SerDes 預測。
• 書籍：《High-Speed Digital Design: A Handbook of Black Magic》（Howard Johnson），《PCI Express Technology》（Mike Jackson），《Digital Systems Engineering》（William J. Dally）。
• 公司技術部落格：阿里雲端基礎設施、微軟 Azure 硬體、輝達開發者部落格、Marvell 官網技術文件。